Začiatočník problém: pomôžte mi synchronizovať ADC signál DATA s hodinami FPGA

[houly]

Dobrý deň všetkým, vďaka za vaše odpovede ... MKO, nepoužívam DCO, pretože by som chcel, aby sa minimalizovalo riadok beetwen analógové doske (s ADC) a digitálne tabule (ktoré dostane len DATA tvorí mojej 8 ADC), takže nemám potrebu sa DCO, ktorý je opakoval hodiny z ADC. Čo je radič FF? Rozumiem Ak dobre, môže SERDES a obnovy funkcie nemusia byť kompatibilné s prúdom z ADC (header + 16 bitov dát), alebo sa mi niečo ... ? Musím sa rozhodnúť architektúry, takže to, čo by mohlo byť záver pre hodinový zdroj ADC? a nemá čas obnovenia systému navrhnuté Analog Device by mohli byť použité? Ďalšia otázka: Priestor medzi digitálnym rady a analógové Jedným z nich je asi 5 cm, aká konektora a kábla by mohol byť v poriadku pre prenos LVDS linky? Díky moc za vašu pomoc

 

[dave9000]

Čo je regulátor FF

To bol "externý FF riadený FPGA"?. Napríklad môžete použiť D flip-flop taktovaný pomocou low-jitter 40MHz zdroje. Vstup bude 25% clo-cyklus 10MHz signál generovaný FPGA (z rovnakého hodín), takže sa môžete stretnúť s Tcnvh požiadavku ADC.

 

[FvM]

Diskusia FF bolo o dosiahnutie nízkej chvenie začiatok konverzie signálu, ale nepovedal ste o vašich jitter Priame merania, v ktorom je to čisto teoretická diskusie až do súčasnosti. Ďalší bod je dekódovanie Serializovaná dáta. Vidím dve možnosti s Arria FPGA: - Použitie Serdes v logických buniek, poháňané Dopingový komisár, nie je prijímač PLL. Jednoduchý, priamočiary spôsob. - Použitie Arria špecializované hardvérové ​​Serdes, ktorý je vždy najazdené PLL. Arria možno vykonať s jedným PLL pre 8 ADC, v prípade, že vnútorné hodiny sa používa skôr ako DCO. DPA funkčnosť s konkrétny snímok ADC sa musí kontrolovať, myslím, že môžete pracovať. Pre konektora, môže každý štandardný s diferenciálnym impedanciou okolo 100 ohmov pracovať. Pre krátke vzdialenosti aj štandardné 0,1 "pin header s IDC káblom.