Začiatočník problém: pomôžte mi synchronizovať ADC signál DATA s hodinami FPGA

[houly]

Dobrý deň, potrebujem pomôcť navrhnúť prijímač: ja používam AD7626 ADC v "self-dosiahol režime" (strana 23 v datasheetu: http://www.analog.com/static/imported-files/data_sheets/AD7626 . pdf ) V tomto režime, čas nie je prítomný, dáta obsahujú hlavičku '010 ', ktoré umožňujú do prijímača obnoviť hodiny. Som začiatočník v dizajne FPGA a chcela by som vedieť, čo by mohlo byť najlepším spôsobom, ako obnoviť hodiny z údajov? Ako to funguje? Dúfam, že by ste mi mohol pomôcť. PS: za 10MSPS za 18 bitov dát (vrátane hlavičky - to znamená, 250MHz hodiny z FPGA)

 

[dave9000]

To nevyzerá ako začiatočník problém pre mňa! ;-) Využitie metódy navrhol v dátovom liste je nutné vytvárať, vnútri FPGA, 3 verzia hodín s rozdielom fázy 120 ° (1,33 ns oneskorenie medzi každou dvojicou). Ako budete generovať tieto hodiny naozaj záleží na technológii, s ktorou pracujete: PLL, DCO, meškanie linky ... čokoľvek. Potom budete stavať 3 rovnaké prijímača, každý s použitím inej hodiny, všetko úplne súbežne na rovnakých dátach. Kto je schopný prijímať 010 hlavičku, je ten, ktorý si dáta z

 

[houly]

Dobrý deň, ďakujeme za teba pomôcť. Rozumiem Ak dobre, musím vygenerovať tri hodiny signál s 120 ° rozdielnosti fázy. Potom pre každý proces, je DATA zachytený, a ďalšie procesné analýza výsledok každom zachytenom signálu a pokúsiť sa identifikovať "010" v hlavičke vedieť, ktorý je ten dobrý. Je to pravda? Pre 120 ° rozdiel fázy Neviem, ako by som mohol urobiť, ak môžem použiť PLL, čo mám robiť, aby sa oneskorenie pre každý liniek? díky moc za vašu pomoc

 

[TrickyDicky]

PLL by mal byť schopný robiť fázy oneskorenie pre vás.

 

[houly]

Dobrý deň TrickyDicky prvé, vďaka za Vašu odpoveď, Pretože mám 8 ADC, to musím mať 8 * 2 PLL pre synchronizáciu príjmu? alebo od CLK je rovnaká (bez zohľadnenia PCB stopy oneskorenie) môžem predstaviť iba 2 PLL: signál CLK (čo je Clock na ADC) signál CLK2 (ADC hodiny s 120 ° fázy s PLL1) CLK3 signál (ADC hodiny s 240 ° fázy s PLL2) zariadenia, ktoré budeme chcieť použiť, je Arria GX (alebo GZ), ale obsahuje iba 6 PLL, takže som premýšľal, či to bude dostatočné, aby umožnili vyriešiť môj Problém Tu je prehľad Arria zariadenie rodiny [url = http://www.altera.com/devices/fpga/arria-fpgas/arria-ii-gx/overview/aiigx-overview.html] Arria II Transceiver-Based FPGA Rodina Prehľad [/url]

 

[barry]

Možno by si si mal riadiť svoje 8 ADC z FPGA generované hodiny? Potom sa všetko budú synchronizované a nebudete riadiť sami šialený.

 

[j_andr]

Ak chápem dobre, musím vygenerovať tri hodiny signál s 120 ° / ... /

Myslím, že môžete znížiť svoju logiku 2 hodiny len s relatívnou posunom 180deg, ak hodiny svah je príliš blízko k dátam zmeny bodu, bude druhý mať správne načasovanie, to znamená, že môžete použiť hodiny a jeho inverzie, čo zjednodušuje riešenie, môžete tiež uvažovať o pripojení ADC dát 2 susedné piny a nastaviť 2 diffrent pin-to-logická oneskorenie hodnota (ak váš cieľ FPGA nie je a starý, zastaraný prístroj), čo má rovnaký účinok ako hodiny smeny; ---- JA

 

[barry]

Myslím, že môžete znížiť svoju logiku 2 hodiny len JA

To nie je pravda, záleží na nastavení a myslia si požiadavky. Povedzme napríklad, že máte 100 MHz (10 ns obdobia), inštalačný požiadavku na 6ns a drží požiadavku na 0 ns. Teraz predpokladajme, že vaše dáta prechody 5,1 ns pred prednú hranu vášho hodín. To porušuje vaše nastavenia času. Ale ak budete používať pri zostupnej hrane, vaše nastavenie času je len 0,1 ns. Pomocou 120 udelený zmenenou hodiny bude fungovať, však.

 

[lucbra]

Čo hodiny jazdy vaše ADC? Údaje nepochádza z vašich ADC pinov LVDS sám. Ak to dobre chápem datasheet dobre, budete musieť riadiť CLK kolíky k času na dáta z ADC. Konverzia sa spúšťa impulzu na kolíky CNV. Aké zariadenie je ovládanie tohto?

 

[dave9000]

Zariadenie, ktoré budeme chcieť použiť, je Arria GX (alebo GZ), ale obsahuje iba 6 PLL, takže som premýšľal, či to bude dostatočné, aby umožnili vyriešiť môj problém [/ QUOTE ] Jeden PLL z Arria je dostatočne flexibilné, aby váš problém vyriešiť. Stačí si vybrať v softvéri ALTER 3 výstupy na 250MHz a špecifikovať oneskorenie: PLL možno ľahko dosiahnuť 750MHz, takže by nemal byť problém. PS Budete kŕmiť PLL rovnaký 250MHz hodiny môžete poslať na ADC.

 

[TrickyDicky]

250MHz je pomerne rýchly hodiny. pamätajte na to nejaké dobré pipeling.

 

[mrflibble]

Možno by si sa mal riadiť svoje 8 ADC z FPGA vytvoreného hodiny? Potom sa všetko budú synchronizované a nebudete riadiť sami šialenstvo.

Pre 16-bit ADC, že je to zlý nápad. Výška chvenie z FPGA vygenerované hodiny je pomerne vysoká v porovnaní s priemernou externé hodiny. A ďalšie jitter ==> viac clona neistota ==> zabiť svoje efektívny počet bitov. Pozri napríklad od Analog Devices [/url].

 

[j_andr]

To nie je pravda, záleží na nastavení a myslia si požiadavky. Povedzme napríklad, že máte 100 MHz (10 ns obdobia), nastavenie požiadavku 6ns / ... /

pravej, ale s nerealistické predpoklady, zariadenia dnes FPGA majú nastavenia a podržte krát o alebo pod 1ns; JA

 

[barry]

Ďalšou možnosťou je použiť vstupné oneskorenie (Xilinx zariadenia (a iní, som si istý,) majú programovateľné vstupné oneskorenie, takže sa môžete dostať vaše dáta a hodiny sa zoradia). Použil som to úspešne kompenzovať oneskorenie PCB / skresliť. Barry

 

[lucbra]

Pre 16-bit ADC, že je to zlý nápad. Výška chvenie z FPGA vygenerované hodiny je pomerne vysoká v porovnaní s priemernou externé hodiny. A ďalšie jitter ==> viac clona neistota ==> zabiť svoje efektívny počet bitov.

To je to, čo som mal na mysli s môjho príspevku. Ak OP nie je navrhnúť toto nastavenie opatrne, stratí všetky výhody prístupu. V tej rýchlosti (250MHz), že bude čeliť veľkým výzvam projektovanej rýchlosti. Načasovanie je potom veľmi dôležité - nič pre začiatočníka. Nezabudnite, že 120 ° fázový posun je iba 3ns!

 

[barry]

To je to, čo som mal na mysli s môjho príspevku. Ak OP nie je navrhnúť toto nastavenie opatrne, stratí všetky výhody prístupu. V tej rýchlosti (250MHz), že bude čeliť veľkým výzvam projektovanej rýchlosti. Načasovanie je potom veľmi dôležité - nič pre začiatočníka. Nezabudnite, že 120 ° fázový posun je iba 3ns

120 stupňov, je v skutočnosti 1,3 ns na 250MHz, ale my sme dostali mimo trať here (I odvolať to, čo som už skôr uviedol, o použití FPGA generované hodiny;! Áno , bude PLL alebo DLL generovať veľké množstvo chvenie). Ak chápem správne, hodiny sa jedná dát-capture hodinových nezapadne sériových dát z ADC, to NIE JE vzorkovacia frekvencia, takže jeho jitter nemá nič do činenia s clonovým neistoty, atď ADC a FPGA obaja môžu byť poháňané rovnakým "čisté" zdroj hodín, potom FPGA môže vytvárať svoje vlastné zachytenie hodinových chvenia na ktoré nebude mať vplyv vzorkovacia výkon. Avšak, stále máte dávať pozor na signál previesť ...

 

[lucbra]

To ešte nie je začiatočníkov vec. Zvlášť, keď nie ste silní v HDL dizajne, ani vysoké rýchlosti designu.

 

[FvM]

Pre 16-bit ADC, že je to zlý nápad. Výška chvenie z FPGA vygenerované hodiny je pomerne vysoká v porovnaní s priemernou externé hodiny. A ďalšie jitter ==> viac clona neistota ==> zabiť svoje efektívny počet bitov

dobrý východiskový bod pre vysokorýchlostné ADC -. Všeobecne. AD7626 však vyžaduje bránou hodiny, takže zásobovanie hodiny z FPGA je fakt jasné riešenie. Môj dojem je, že aj keď prístroj ponúka pomerne impozantné čísla clony jitter, je to skutočne zlé vhodný pre nízke jitter apllications dôsledku tohto špecifického správania. Budete chcieť využiť ADC, ktoré môžu byť napájané z nepretržitého krištáľové hodiny priamo, ak hodiny kvalita je rozhodujúca. Dúfajme, prejednávaný návrh nespolieha na minimálny jitter ADC. Určite ste si všimli, že Dopingový komisár sa oneskorením D je dostatočne nízka, aby prevádzka prijímača deserializer obvod taktovaný z Dopingový komisár s pevnou fázou zaručené analýzy časovanie FPGA. V rozsahu, v ktorom 120 ° prevzorkovania návrh nie je najlepším riešením pre FPGA, myslím. Dostupnosť dostatočného počtu hodín vstupov môže byť problém. S Arria alebo Stratix, je tu ešte jednoduché riešenie pomocou DPA rys toho hardvérových Serdes. V tomto prípade, nie je potrebné pripojiť DCO vôbec. Vzhľadom k tomu, samostatná fáza zarovnanie je k dispozícii pre každý vstupný kanál, hodiny zdroje nie sú kritické.

 

[dave9000]

AD7626 však vyžaduje bránou hodiny, takže zásobovanie hodiny z FPGA je fakt jasné riešenie. Môj dojem je, že aj keď prístroj ponúka pomerne impozantné čísla clony jitter, je to skutočne zlé vhodný pre nízke jitter apllications dôsledku tohto špecifického správania. Budete chcieť využiť ADC, ktoré môžu byť napájané z nepretržitého krištáľové hodiny priamo, ak hodiny kvalita je rozhodujúca.

ADC obmedzenia kvôli clony neistoty závisí iba na kvalite konverzie blesku (CNV), takže by to malo dostatočnou zárukou low-jitter vysoko kvalitný signál tu. Použitie priamo krištáľovú hodiny nemusia byť feasable keď, pretože clá cyklu požiadavky na CNV. Signál CLK sa používa iba pre digitálne komunikácie, takže každý slušný 250-300 MHz by mala stačiť. Tiež som tu veľmi šikovný vykonávanie naznačujú by Analog, pretože nemusíte ladiť meškanie, ak niečo externé zmeny (PCB layout, teplota, atď ..)

 

[FvM]

ADC obmedzenia kvôli clony neistoty závisí iba na kvalite konverzie blesku (CNV), takže by mal byť dostatočnou zárukou low-jitter vysoko kvalitný signál tu.

Áno, vďaka za opravu tohto bodu . Problém zásobovania nízky jitter CNV signál zostáva, ale ak jitter je problém, môže byť dosiahnutý pri minimálnej logiku Hardwired, napr externé FF riadená FPGA.