Verilog Kým slučka, U slučky je synthesisable??

Samozrejme, ak sú u nich napísať, a to spôsobom, mali by byť
jednoduchým stopa je
nezahŕňajú omeškania vo slučkách ako oneskorenie nebude synthesisable

 
For (i = 0, i <10, i )
Myslím, že to funguje .....
, Kde sú tieto ......
For (i = 0, i <k, i )
kde k je variabilný ......... zmeny počas simulácie .....
I dont think bude synthesisable ........

Komentáre prosím .....

 
ankit12345 Napísal:

For (i = 0, i <10, i )

Myslím, že to funguje .....

, Kde sú tieto ......

For (i = 0, i <k, i )

kde k je variabilný ......... zmeny počas simulácie .....

I dont think bude synthesisable ........Komentáre prosím .....
 
Áno!
Pre loop synthesizable je iba vtedy, ak "k" je konštanta premenná ..
číslo by malo byť obmedzené na 32bit hodnotu!alebo musia v definovanej premennej dĺžky 32bit alebo 64bit zároveň vyhlasuje ...

 
Áno,

Bude Synthesizable vtedy a len vtedy, ak 'k' by mala byť konštantná

 
sa pre slučky a zároveň slučky závisí od typu konštrukcie libaraires ur používate k obroubit
Mám na mysli FPGA

 
Je synthesizable, ale vždy je toho názoru, že pre smyček, sa nesmú používať v RTL kódovanie.To je preto, že spotrebuje veľa zdrojov (napr. oblasť etc.etc).Však môžete používať ho v správaní kódovanie becuse nebudeme syntetizovať správania kódy.

 
V Verilog, synthesizable k slučke a zároveň slučky závisí na tom, aké nástroje, ktoré používate.

Ale je lepšie dont používať ho v RTL, pretože odráža replika hardware.

 
pomocou slučiek (a Kým) spotrebováva veľa hardvér a potom vzniká celková početnosť straty.Preto je vhodné, aby nedochádzalo k smyček v RTL kódovanie.a syntézu nástroj tiež zohráva úlohu mojor.

 
pre Verilog HDL, ako jej názov hovorí, je jazyk pre opis obvodu.takže nemôže závisieť na syntetizovať nástroj pre vytváranie vašej okruhu pred vami návrh obvodu itself.
ako kód
For (i = 0, i <k, i )

videli ste taký okruh?Ak nie, ako by ste mohli požiadať mathine pre vytvorenie okruhu pre vás?

 
skutočne pre slučke, je synthesizable pretože sme mentionong s constat, že je koniec slučky pre (1 = 0, i <= 10; i )

ale v prípade, keď je dynamická, ex: while (i <k)
my dont vedieť hodnota k
je-li u dať konštanta je syntetizuje.ankit12345 Napísal:

r ne ??????
 
anilkumarv Napísal:

Je synthesizable, ale vždy je toho názoru, že pre smyček, sa nesmú používať v RTL kódovanie.
To je preto, že spotrebuje veľa zdrojov (napr. oblasť etc.etc).
Však môžete používať ho v správaní kódovanie becuse nebudeme syntetizovať správania kódy.
 
Jednoznačne musíme byť opatrní, aby sa pre slučky synthesizable (v podstate sa ubezpečil, že slučka ukončenia je stanovený na niektorých stálych).
Chcel by som mať problém, že "by nemala byť použitá" ...Údajne preto, že "konzumujú nadmerné priestor".Majú svoje miesto v zjednodušenie kódovanie.Príkladom môže byť plnenie detekcie hrán na pole hodnôt, napríklad:

integer i;

Vždy @ (posedge CLK)
začať
for (i = 0, i <NUMBER_OF_PORTS, i = i 1)
začať
port_was <= port_is ;
if (port_was == 1'b0 & & port_now == 1'b1)
port_edge_hi_detected <= 1'b1;
iné
port_edge_hi_detected <= 1'b0
koniec
koniec

Všimnite si, že vždy @ vyhlásenia nemôže byť vnútri PRE slučky.
To je výhodné kódovania štýlu.Je spotrebuje viac ako logické, ak som mal vystrihli a vložili kópie doložky ...A ...umožňuje konštantný byť parametrom, takže tento kód môžete rozbaliť / zbaliť pre konkrétne použitie.NUMBER_OF_PORTS má vyriešiť na konštantný pri kompilácii.

V týchto dňoch, žiadne syntetické nástroj stojí niečo by sa s týmto typom použitia bez problému.

 
Jednoduchú vec je, že ak by pri moci myslieť prevedenie potom syntéza motora môžete si tiež myslí,

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsmev" border="0" />
 
Mám podobnú otázku asi pre smyček.
Povedzme, že som napísať:
Kód:

začať

for (i = 0; i <7; i = i 1)

začať

mem [i 1] = mem ;

koniec

mem [7] = 0;

koniec
 
To je synthesisable, ale nie užitočný kód, ak používate blokovanie úlohy.To má za následok, kopírovanie mem [0] na mem [1] ..mem [6] a nulovania mem [7].A HDL slučky sa nikdy "popravený v postupnosti", je hodnotená, ale postupne uskutočnia súbežne.

Použitie neblokující "<=" priradenie kódu by sa v podstate tvorí posuvný register, ktorý znie oveľa zmysluplnejšie môj názor.Prepísanie mem [7], by sa stále objavujú, však.

 
FVM Napísal:

To je synthesisable, ale nie užitočný kód, ak používate blokovanie úlohy.
To má za následok, kopírovanie mem [0] na mem [1] ..
mem [6] a nulovania mem [7].
A HDL slučky sa nikdy "popravený v postupnosti", je hodnotená, ale postupne uskutočnia súbežne.Použitie neblokující "<=" priradenie kódu by sa v podstate tvorí posuvný register, ktorý znie oveľa zmysluplnejšie môj názor.
Prepísanie mem [7], by sa stále objavujú, však.
 
OK, aby pochopili, že len počas simulácie to má byť popravený, ak následne aj používať neblokující úlohy.

opravuje môj kód tak, aby prepisovanie mem [7] zmysel ...

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsmev" border="0" />Kód:

začať

výstupná <= mem [0];

for (i = 0; i <7; i = i 1)

začať

mem <= mem [i 1], / / modifikovaný stranách

koniec

mem [7] <= 8'b00000000;

koniec
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top