Verilog Kým slučka, U slučky je synthesisable??

[shobhitk]

Pre Obíďte je prijateľná, ale zároveň je slučky závisí na vašej nástroj, a to nebude dobré pre FPGA

 

[radhika_n5]

Musím napísať Verilog kód kombinujúci štrukturálnych a behaviorálnych vyhlásenie.Ale aj potrebu vykonávať tieto štrukturálne kód pri každom cykle hodín.Môžete písať aj tieto Strustural statemnets vždy vnútri bloku??inak hw mám robiť?rýchlu odpoveď ll byť veľa pomôcť ...

 

[svhb]

Myslím, že všetky slučiek, ktoré môžu byť easel napísaná unrolled sú synthesisable.K tomu, myslieť ako preprocesor, ktorý bude odvinúť slučky, nahrádzajúci slučku variabilný, a tam máš ...