rozdeľte do 1,5 Counter VHDL kód je tu

[Black Jack]

Knižnica IEEE;
použitie ieee.std_logic_1164.all;
použitie ieee.std_logic_arith.all;

jednotka divide1_5 je

prístav
(
CLK: in std_logic;
reset: in std_logic;
div: v std_logic
);

koniec divide1_5;

architektúra zo struct je divide1_5
signál, d, q: std_logic_vector (1 downto 0);
- Signál q: std_logic_vector (1 downto 0);
signálu fb: std_logic;

začať
procesu (CLK, reset)
začať
if (reset ='0 '), potom
q (0) <='0 ';
elsif (clk'event a CLK ='1 '), potom
q (0) <= d (0);
end if;
konci procesu;

procesu (CLK, reset)
začať
if (reset ='0 '), potom
q (1) <='0 ';
elsif (clk'event a CLK ='0 '), potom
q (1) <= d (1);
end if;
konci procesu;

fb <= NOT (q (0) alebo q (1));
d (0) <= fb;
d (1) <= fb;
div <= fb;

koniec;

 

[Dainis]

Iné zdroje:

Knižnica IEEE;
použitie ieee.std_logic_1164.all;

jednotka divide1_5 je
port (
GSR: in std_logic;
CLK: in std_logic;
divided_clk: mimo std_logic
);
koniec divide1_5 orgánu;

architektúra RTL z divide1_5 je

signálu Otázka: std_logic_vector (1 downto 0);
signálu Q_f: std_logic;

začať

- Rozdeliť do 3 counter
divide_by_3: proces (GSR, CLK)
začať
ak GSR ='1 'potom
Q <= (ostatné =>'0 ');
elsif rising_edge (CLK), potom
Q (0) <= nie je Q (1), alebo ne Q (0);
Q (1) <= Q (0);
end if;
konci procesu divide_by_3;

- Oneskoriť Q1 o pol hodiny
falling_ff: proces (GSR, CLK)
začať
ak GSR ='1 'potom
Q_f <='0 ';
elsif falling_edge (CLK), potom
Q_f <= Q (1);
end if;
konci procesu falling_ff;

- Kombinovať stúpajúcej a klesajúcej hrane spustené signály
- Na výstup, ktorý má 1 / 3 cyklu, a
- Frekvenciu vstupného hodiny / 1,5
divided_clk <= Q_f a Q (0);

koniec architektúry RTL;

 

[jacklalo020]

Ahoj všetkým,
Nájdete veľký pdf dokument z Xilinx o delenie s hodinami, ktoré neobvyklým pomer (1,5 a 2,5 v podstate)
dobré čítanie/ Poslať odkaz namiesto súboru.http://www.nalanda.nitc.ac.in/industry/appnotes/xilinx/documents/xcell/xl33/xl33_30.pdfhttp://www.xilinx.com/xcell/xl33/xl33_30.pdf(Klug) /

 

[Dainis]

jacklalo020 Napísal:

Ahoj všetkým,

Nájdete veľký pdf dokument z Xilinx o delenie s hodinami, ktoré neobvyklým pomer (1,5 a 2,5 v podstate)

dobré čítanie

 

[papyaki]

Nazdar,

Toto spojenie dáva schematickom verziu o 1,5 Delič:

h ** p: / / www.discovercircuits.com/PDF-FILES/divider1.pdf

* = T

 

[Su]

Tento pomer je 1,47.

 

[samuel_john]

nazdar

Snažil som sa pochopiť, ale PDF couldnot nasledujúcich properly.i nejsem schopný pochopiť účinok kombinačný loopback ...

ako analyzovať spojenie loopback obvode.pomoci by bolo vďačné, pretože nie som schopný venovať veľa času na to.