Načasovanie Simulácia ASIC Netlist

[grand]

Dobrý deň. Mám mobilné Stabdard knižnica popis vo formáte Synopsys (*. lib). Tiež som si model Verilog týchto buniek s oneskorenie jednotky . Ako som uviedol, *. lib súbor obsahuje všetky potrebné údaje načasovanie vlastností každej bunky . Pre syntézu používam Leonardo Spectrum a Synplify ASIC. Takže moja otázka je možné simulovať synthesed netlist s oneskorenie je popísané v súbore *. lib ? Ak áno - ako?

 

[gnomix]

Áno, môžete! Som nepracoval s synthesys nástrojov, ale napr Synopsys môžete napísať SDF súbor načasovanie príbuzného implementácie. Skúste sa pozrieť, ak je v niektorých menu, nájdete možnosť uložiť súbor SDF alebo zadné, anotácia súborov a použiť ich s vašou simulačný nástroj.

 

[sandusty]

Vzhľadom k tomu, že používate DC, mohol by ste prosím skúsiť nasledujúci príkaz: write_constraints formátu SDF (alebo SDF-v2.1)-cover_design filename.sdf vaša brána úroveň dizajnu a SDF musia byť so vstupom simulátore ...

 

[balik]

Mali by ste získať SDF a používať tento SDF v simuláciu. Samozrejme si Verilog mobilná knižnica jediná jednotka oneskorením, ale v priebehu SDF anotácia simulátor nahradiť tieto meškanie meškanie zo súboru SDF.

 

[maniasonic]

byť istí, že máte právo pridať obmedzenia na návrh pred vypísať svoje SDF súbor, alebo SDF nebudú mať zmysel.