Západku na báze dizajn pre ASIC

[pmat]

Ahoj, existuje technika (Desynchronizácia), ktorá prevádza synchrónne asynchrónne designy ty. Všetky FFS sú odstránené a zámkov, ktoré znejú na ich pozíciu. Pozrite sa na tento odkaz: http://www.ics.forth.gr/carv/async/index.html pmat

 

[sameer_dlh25]

Ahoj, ja nevidím žiadny problém s západky načasovanie. Súhlasím s tým, že je diffcult sa odhlásiť, ale je len otázkou dizajnu štýlu. Západky dáva veľký priestor a spped výhodu nad žabky. Iba ukladajú problém v priebehu DFT (testovateľnosť z čipu). Pokiaľ je mi známe Primetime podpory poistku založený design, pretože úver consept Videl som v tom. : D

 

[archillios]

zaujímavé témy! Pokiaľ viem, Ti sa pomocou západky na báze alebo LSSD logický štýl za celú dobu ich vlastné DSP (jeden starý typ). Neviem, ako to robia dnes. IBM, ďalší príklad, stále poskytujú LSSD štýl dizajnu služby, ale v štádiu logických syntézy, projektant používať iba pseudo-buniek,, obyčajný FF telesnej syntézy a DFT fáze bude FFS nahrádzajú zodpovedajúcimi LSSD buniek.

 

[sumit_techkgp]

Rozhodne je to možné, ale vývoj čas a časové analýzy bude ťažké. Ďalej u nemožno vložiť DFT v ňom. To bude úplne untestable. Sumit