Vkladanie prechodnej z LDO

L

lewmin

Guest
Vážení, mám návrh LDO suppling pre ďalšie bloky na čip. Líniu a zaťaženie nariadenia sú všetky spĺňajú SPE. ale prechodné zaťaženie nie je dobre. ak je pripojený oscilátor alebo prepínanie. Výstup regulátora má vlnenie vo veľkom rozsahu. Mám použiť oddeľovací kondenzátor, ale kondenzátor môže byť aj väčšie, ktoré znižujú bezpečnosť vo fáze. GBW a zabil chybovosť zosilňovače sú v rozpore so stabilitou LDO. ako znížiť vlnky? Ako veľká je obvykle oddelenie? moc ďakujem!
 
Ak sa používajú 100pF oddelenia SPP. 3 dB šírka pásma bude klesať. Becuause aj použitie Miler vyrovnanie. druhý pól je na výstupe z LDO. Ak je použiť ako preukaz NMOS tranzistor, to je lepšie ako PMOS? Teraz som použiť oddeliť čiapka je len 15 pf. Je to hlavný dôvod, že sa zvlnenie na výstupe LDO?
 
NMOS použitie by malo byť lepšie, ale väčšinou ľudia užívajú PMOS príčinu nemôžeme použiť NMOS v malých výpadok napätia
 
Myslím si, že 15 PF oddelenia SPP je príliš malý na použitie Miler kompenzácie, 50 PF možno lepšie
 
Čo je to architektúra LDO? Je to p-matka typu LDO alebo N typ výstupu? Myslím, že to je p-typu ako u už spomenul, že stabilita degraduje znížením produkcie poľnohospodárskej politiky. čo znamená, že výstup je dominantný pól v LDO. Ak je vysoká PSRR nie je vaša povinnosť, potom môže znížiť zosilnenie a lepšie hodín pre nižšie hodnoty na výstupe, čiapky. Iný spôsob by bolo zaviesť úmyselný odpor v sérii s viečkom. To je možné iba v prípade, Nosnosť je na čip, inak príde v sérii cestu zaťažení current.Otherwise potrebujete dva samostatné piny pre SPP a pripojenie na prúdové zaťaženie o / p LDO. S pozdravom, Jitendra.
 
zníženie zisku za normálnych okolností znižuje PM, ako u chcú veľký výkon impedancia k zníženiu frekvencie dominantný pól.
 
Najhorší prípad pre PM by mali byť vysoké zaťaženie prúdom Aj guess.And V takom prípade je dominantný pól sa sťahoval do vyššej frekvencie. v porovnaní s NO position.The zaťaženia poľa veľkosť tranzistora výstupné rozhranie nie je dimenzovaná tak, aby splnenie získať req. ale na splnenie najhoršie záťažová regulácia ... (Slabá, 125 min VDD a bude v najhoršom prípade). Nemusíte mať väčší výkon tranzistora, než to, čo môžete stretnúť v najhoršom prípade zaťaženia nariadenia, pretože by to znamenalo väčšie parazitné čiapku a nízke frekvencie. nie dominantný pól. Myslel som tým, že znižuje zisk znížiť prvý (a druhý stupeň, ak existuje) gain.If nemožno obmedziť zisk 1. stupňa, skúste zdroj degenerácie diffamp. S pozdravom, Jitendra.
 
vďaka všetkým. LDO sa len zásobovanie blok pre iné bloky, ako oscilátor na čipe. Takže výstup viečko LDO nemôže byť príliš veľká. Výstup SPP je len oddelenia SPP o 50pf, takže dominantný pól výstupu zosilňovača nie je výstup LDO. zosilňovač LDO je cascode operačný zosilňovač, ktorého vstupná fáze je NMOS. použitie PMOS ako priechod tranzistor. zaťažovací prúd je asi od 500U ~ 2 mA. OSC prechodné aktuálne predovšetkým z dôvodu výslednej zvlnenie na výstupe z LDO. i zvyšuje GBW cez zvýšenie prevádzkovej prúd zosilňovača a prejsť tranzistora. V snahe, aby sa ubezpečil premiéra, že pridá nula tyči seriesing Miler čiapku. Ale metóda nie je príliš efektívne zvlnenie. Je možné zníženie zvlnenia na výstupe LDO výroby v OSC. Ďakujem vám všetkým
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top