Verilog-XL simulácie fungovať dobre, ale ncsim zavesiť

[eefelix]

Ahoj, som netlist, že pri spustení Verilog-XL simuláciu, možno celý simulačné byť dokončený bez problémov, ale keď som dal rovnaké netlist do ncsim bude simulácia zavesí v stredu celej simulácie. Má niekto narazíte rovnaký problém? Viete, dôvod, prečo a ako to vyriešiť? Vďaka!

 

[stanchen]

[Quote = eefelix] Ahoj, som netlist, že pri spustení Verilog-XL simuláciu, možno celý simulačné byť dokončený bez problémov, ale keď som dal rovnaké netlist do ncsim bude simulácia zavesí na stredu celej simulácie. Má niekto narazíte rovnaký problém? Viete, dôvod, prečo a ako to vyriešiť? Vďaka [/quote] to nástroj vykazovať žiadnu chybovú správu pred tým, než sa zastavil? Prejsť diskutovať tento problém s pracovníkmi vašej EDA support / Odbor riadenia ... Možno je to ncsim vlastný problém (nie tak inštalovať a konfigurovať) ... Veľa šťastia! Stan

 

[fengbj]

Vzhľadom k rozdielu medzi udalosťou alebo cyklus riadený kompiláciu

 

[joe2moon]

>>> Vzhľadom k rozdielu medzi udalosťou alebo cyklus riadený kompiláciu? Prečo?? -------------------------------------------------- -------------------------------- Bez ohľadu na to, aký druh kompilácie, by program nemal zavesenie! -------------------------------------------------- -------------------------------- Mám len splnená podmienka, že simuláciu možno spustiť úspešne Verilog-XL, ale narazíte na nejaké chybové hlásenia v NC-Verilog. (Samozrejme, že môžete povedať, že je to nástroj, závislé problém. Vlastne je to tiež problém, kódovanie ...), ale nikdy sa zavesiť simulátor!

 

[casual3_2002]

súhlasí. nezáleží na tom, či je to event-driven, alebo čo. aj keď dva simulátory sú event-driven, môžu produkovať rôzne výsledky vplyvom časových udalostí plánovanie. Je však potrebné nikdy zavesiť. casual3 [quote = joe2moon]>>> Vzhľadom k rozdielu medzi udalosťou alebo cyklus riadený kompiláciu? Prečo?? -------------------------------------------------- -------------------------------- Bez ohľadu na to, aký druh kompilácie, by program nemal zavesenie! -------------------------------------------------- -------------------------------- Mám len splnená podmienka, že simuláciu možno spustiť úspešne Verilog-XL, ale narazíte na nejaké chybové hlásenia v NC-Verilog. (Samozrejme, že môžete povedať, že je to nástroj, závislé problém. Vlastne je to tiež problém, kódovanie ...), ale nikdy sa zavesiť na simulátore! [/Quote]

 

[yankuangtu]

Myslím, že vďaka ste St ste Cesta knižnice správne, echo si LD_LIBRARY_PATH

 

[wpwang]

Ako používať Verilog-XL v C @ dencia LDV? Použil som Verilog-XL príkaz "Verilog" v LDV3.0. Nemôžem nájsť príkaz "Verilog" vo vyššie LDV 3.3. Má podporu Verilog LDV-XL vyššie verzia 3.3? Ak je odpoveď "áno", čo je Verilog-XL vyššie uvedený príkaz LDV 3,3?

 

[rakko]

run ncsim s kompatibilitou spínačom. Ak to funguje, potom je to ako joe2moon povedal.

 

[packet]

Oooo ... Stretol som rovnaký problém. Gate na úrovni fungovať s príkazom "Verilog" Verilog-XL, ale "ncverilog" príkaz je zavesenie, pridajte '+ delay_mode_unit argument je čiastočne pracovať, ale ešte zavesenie na polovičný čas simulácie, čo sa stalo? Použitie "Verilog" kompiláciu trávi veľa času, nechcem.