Verilog "Parameter" error ...

D

davorin

Guest
Má to povedomé niekomu? "" C: / Verilog / test / tools.v ", riadok 32: Chyba, syntaktická chyba v blízkosti: parametrov
 
Jediné, čo ma napadá je, že môžete mať parameter mimo modulu .. Vždy som si len dať im po prístavu vyhlásenie .. jelydonut
 

Welcome to EDABoard.com

Sponsor

Back
Top