V ASIC toku, kde budete fit Radenie úrovni ..

[deh_fuhrer]

V ASIC toku, kde budete fit Radenie úrovni ..

 

[srkumar81]

Môže byť v ur RTL kódovanie u je možné vložiť ako makro Vášho návrhu. Môžeme tiež dať úroveň posunovač v pôdoryse (pri určení sily domain) fáze, ak u nedokázali dať pri kódovaní RTL alebo syntézou.

 

[kbulusu]

keď logika je vstup z jednej domény do inej sily moci domény. Povedzme, že u mať 4 rôzne sily domén 1V 1.3v 1,5 3V. Kedykoľvek sa objaví logika prechádza z jednej oblasti do inej napätie, treba na úrovni radenie. Mnoho EDA nástroje sú schopné vložiť na úrovni Radenie automaticky (u Samozrejme musí zabezpečiť výkon / napätie doméne vo forme obmedzení alebo konfiguračné súbory apod)

V ASIC toku, kde budete fit úrovni Radenie .. [ / quote]

 

[aravind]

V návrhu ASIC toku. Vloženie levelshifter a izoláciu buniek v syntéze fáze je advicable .. To vám pomôže predvídať všetky oblasti / časovanie / výkon informácií v počiatočnej fáze sa vďaka Aravind R

 

[Adam.Yakuvitz]

Moderné implementácia nástrojov z Synopsys, Magma a Cadence sú schopní vložiť nízke mocenské štruktúry, ako je izolácia buniek, uchovanie prepadne a posunovače úrovne sú Place & Route fáze. S príchodom spec môcť formát jazyka, ako je CPF alebo UPF, syntéza nástroje, sú schopní vložiť na RTL úrovni. Ja to chápem tak, že kadencia je dopredu s formátom CPF a mnohí zákazníci nasadiť syntéza s CPF, aby mohli vložiť posunovače úrovne priamo na RTL úrovni. Podmienkou je, že potrebujú moc CPF spec ktorý určuje silu domény dizajn. Potom, čo na úrovni radiacej páčky sú pridané, by som odporučil používať nejaký formálnej kontroly elektrického náradia, ako sú konformný - Low Power (CLP), ktoré preveria správne vloženie úrovne radenie. http://www.cadence.com/datasheets/encounter_conformal_LP_ds.pdf Ty chceš would'nt čip s chýbajúci na úrovni Radenie! - AY

 

[FLEXcertifydll]

v syntéze fázy alebo po syntéze.