Výukové programy pre smerovanie a umiestnenie v Xilinx ISE8.2i

[shahzad ahmad]

Tell o návod na smerovanie a plcement v Xilinx ise8.2i

 

[banjo]

Neviem o žiadnej tutoriály konkrétne o ISE8.2 PAR. Pointa je, len zriedka treba obávať. Ak máte obmedziť váš návrh správne, nástroje sa môžu miesta a trasy. Hlavným obmedzením je čas obdobia obmedzenia. S týmto kúskom info a za predpokladu, že všetky hodiny v FPGA sú odvodené z jedného vstupného hodiny, potom kompilátor dokáže spracovať všetko, čo na splnenie načasovanie. Ak máte viac vstupných signálov cez hodiny a hodiny hranice domény, potom sa tento problém dostáva zložitejšie. Niekedy musíte dať umiestnenie obmedzenia alebo oneskorenia obmedzenia v súbore UCF. Inokedy, že umiestnenie môže byť problém, keď externý vývodov, aby vnútorné smerovanie ťažké. Ak je to možné, do FPGA prvý a umožňujú nástroje Xilinx diktovať vývodov. To bude optimalizovať úlohy, aby smerovanie jednoduchšie. Ak máte opraviť vývodov než aby bolo možné sa FAB PCB je miesto, kde sa môže skomplikovať.

 

[echo47]

V niektorých situáciách môže byť jednoduché umiestnenie obmedzenia pomôcť PAR to oveľa lepšiu prácu. V jednom z mojich veľkých projektov Virtex-II, by PAR nespĺňajú moje hodiny časové obmedzenie, pretože PAR sa snažil všetky svoje ceste modulov pre spracovanie signálu ako jedna veľká množstvo ciest, čo v mnohých dlhých tratiach sa príliš oneskorenie propagácie. Na riešenie tohto problému, som sa jednoducho LOC obmedzenia pre každý modul HDL, v podstate stavia plot okolo umiestnenia jednotlivých modulov. Zariadil som regiónoch tak, aby dáta mohla tok medzi nimi, bez toho aby museli cestovať príliš ďaleko cez čip. PAR potom dokončil na mieste / trasu asi o jednu tretinu času, a stretla svojho času obmedzenia.

 

[choonlle]

Prosím, navštevujú on-line školenia, ktoré ponúka Xilinx. Budete expert po zúčastniť toto školenie. Nemá zmysel strácať čas na preskúmanie.

 

[vinodkumar]

Ahoj, ako sa on-line školenia pre XILINX nástroje. zbohom