synchrónne pamäte: adresa / dátumu zmeny, pri ktorej hodiny kraji?

[buenos]

Dobrý deň je mi známe, synchrónne rozhranie (SDRAM-data/addr, DDR-adresa), vzorka data / adresu, na nábežnej hrane CLK. Ale to, čo chcem vedieť, keď sa zmení data / adresu na zbernici? na vzostupnej hrane CLK alebo zostupná hrana? Ak je v rovnakej vzostupnej hrane, ako sa používa pre výber, potom sa drží marže sú veľmi dôležité.

 ________ ________ _____ CLK ____/ \\ ________/ \\ _______/ ____ __________________ ________________ _____ Údaje ____X__________________X________________X_____ toto? ______________ __________________ ___________ Údaje ______________X__________________X___________ alebo toto?

 

[echo47]

Moderné vysokorýchlostné RAM majú rozhodujúci načasovanie. Podrobnosti časovanie sa líšia medzi jednotlivými zariadeniami typu, takže by sa mala týkať listu na vaše konkrétne zariadenie, alebo možno na zodpovedajúcej štandardu JEDEC, ak existuje. Napríklad tu je JEDEC DDR2 SDRAM spec: http://www.jedec.org/download/search/JESD79-2B.pdf som si uvedomil, že to nie je úplne odpoveď na vašu otázku, ale ak Potrebujete pomoc pochopenie konkrétny list, povedz nám, ktorý z nich, a som si istý, že niekto tu môže pomôcť.

 

[buenos]

Ďakujem. Viem, prečo je kritickou záležitosťou načasovanie. (Výstupné oneskorenie, skosenie, nervozita, PCB smerovanie ...), ale aby Časová analýza, musím vedieť, čo je referenčný bod (teoretická doba moment) pre prechod signálu. V určitom čase moment, alebo pol hodiny pred tým období. Je to veľký rozdiel. ako je betón, chcem pochopiť teraz, DDR1 pamäte adresovať zbernicu načasovanie. pretože ovplyvňuje návrh dosiek plošných spojov pravidiel: Ak T_h_mar = T_o_delay - T_ih - T_skew podržte je veľmi kritický, by mali byť údaje sledovať dĺžku bude oveľa kratšia ako dĺžka ref.CLK. (Z dôvodu zmeny v nábežnej hrane) Ak T_h_mar = T_clk / 2 + T_o_delay - T_ih - T_skew podržte je menej kritická, dáta by mala sledovať dĺžku tom nebudú oveľa kratšia ako dĺžka ref.CLK. (Z dôvodu zmeny v zostupnej hrany) Myslím, že druhý by väčší zmysel, ale našiel som prvý, kto v 1 appnote. (Priložený súbor, str 26) Datasheet: http://download.micron.com/pdf/datasheets/dram/ddr/256MBDDRx4x8x16.pdf

 

[buenos]

Našiel som diagramy v tomto appnote: http://download.micron.com/pdf/technotes/ddr2/tn_47_01.pdf (str. 17) Hovorí sa, že zmeny na zostupnej hrane. ale LX Layoutguide (v prílohe) hovorí, že oni dont brať acoount pol hodiny období, tak hovoria, zmena na nábežnej hrane. kto má pravdu? (Appnote Micron sa o DDR1, druhý je o DDR2, ale viem, adresovať zbernicu pracovný postup je rovnaký pre: SDRAM, DDR1, DDR2 alebo nie.?)

 

[Iouri]

FPGA, ktoré používate? Alter je docela dobrý Poznámky k ako priradiť conctrains základni Tsu, Th, PCB

 

[buenos]

No, vlastne som ani pomocou FPGA pre pamäte (procesor AMD s vstavanou DDR radič). Používam Xilinx-SP3 pre iné účely.

 

[echo47]

Nie som žiadny expert na DDR SDRAM načasovanie, ale myslím, že ADRESA odkazuje na nábežnej hrane CK (pozri TIS a TiH v liste Micron údajov obr. 34), DQ zapisovať dáta vztiahnutá k obom okrajom DQS (pozri TDS a TDH na obr 50), a DQ čítanie dát je tiež odvolával sa na DQS (pozri tDQSQ a tQH na obr 35/36). Pamätajte si, že DQS je obojsmerná - to je vstup počas zápisu a čítania pri výstupe.

 

[buenos]

Ďakujem, ale už som vedel, že tieto. Otázkou je, kedy sa mem.controller dal adresu, na autobus? polovica CLK pred vzorkovanie nábežnú hranu, alebo 1 plné CLK období pred rokom? a keď ten budúci?

 

[echo47]

DDR list Obrázok 34 ukazuje, adresová zbernice je "nezaujíma" u TIS na TiH interval, takže nezáleží na tom, keď váš radič pamäte menia adresy hodnotu, ak je stabilný medzi TIS a TiH. Alebo možno som ešte nechápal, na vašu otázku?

 

[buenos]

jej dôležité, keď sa mení, pretože to vyžaduje čas pre regulátor IC a autobus stabilizovať adresu na zbernici. Otázkou je, to má dosť času? Videl som "dont care" je, ale znamená to, potom sa vstup doesnt starostlivosti o nej. Výstup by sa mala starať o tom skôr, pretože z vyššie uvedených dôvodov.

 

[echo47]

Znie to, ako ste už pochopili, DDR pamäte časovanie. Predtým ste spomenuli, procesor AMD. Snažíte sa pochopiť načasovanie kompatibilitu medzi procesorom AMD a pamäte DDR? Či je to správne, potom budem odísť. Dúfajme, že niekto tu pozná AMD Geode.

 

[buenos]

áno, hovoríte, že to nie je štandard? u všetkých regulátorov? Procesor datasheet doesnt povedať príliš veľa o tom. Mám prístup k celej dokumentácii, takže sa tiež nie je o moc lepšie. Možno, že niekto u AMD mohol povedať viac. sa staviť, že dont. jeho ťažké, aby sa kontaktu s nimi. intel aalso nie je o moc lepšie. ich výpočet, test, potom povedia odporúča návrh dosiek plošných spojov pravidlá. Možno, že i dont pochopiť ju.