Spartan 3E Starter Kit - DDR Problem

[alsig]

Ahoj, práve som kúpil Spartan 3E Starter Kit od firmy Xilinx, a zdá sa, že to je problém s čipom DDR. Ak chcete vykonať jednoduchý test na doske som projekt EDK, vrátane regulátora DDR. Ja tiež test pamäte a UART pre štandardné I / O. Pri spustení testu pamäti všetko zlyhá, (8, 16 a 32 bit) Tento projekt je vyrobená z sprievodca a Skontroloval som, že revízia dosky je správna. Po niekoľkých hodinách vyšetrovania sa zdá, že môžem písať a hneď si ju späť, ale keď som "wait" pár riadkov kódu výsledku je poškodený, keď som si prečítal späť. Ja som skontrolovať ". UCF" súbor za prípadné chyby, ale to ešte nefunguje. Je moja doska poškodená? Najlepšie zreteľom Jens Ravni Alsig

 

[banjo]

Píšete na jednom mieste v pamäti DDR DRAM alebo viac miest. Ak píšete na jedno miesto, potom je možné, že dáta sú ešte na autobus, ktorý si okamžite späť. Ak píšete na viac miest a všetky miesta sú správne, keď si prečítate staré hneď, ale mať po určitej dobe, tak to znie ako správca v FPGA nebeží DRAM refresh cyklov. DDR DRAM vyžaduje správne nastavenie cez príkazy režimu registrovať pred tým, než bude fungovať. Nie sú to len silu a ísť zariadenia. Regulátor kód v FPGA musí byť zostavené s DRAM správne nastavenie zariadenia zahrnutá do vášho nového fóra. Bez týchto nastavení sa DRAM nebude správne inicializovaný a nebude nikdy fungovať. Uistite sa, že tieto parametre sú odovzdávané do radiča. Pozrite sa na svoje syntéze varovanie, aby sa ubezpečil, že to nie je len brať niektoré ľubovoľné predvolené hodnoty. Páčilo sa Starter Kit majú všetky súbory, demo bit? Ak má pamäť trochu demo súbor, môžete načítať to aspoň vyskúšať rady.

 

[alsig]

Test pamäti, že som narazil bol ten, že bolo auto vytvorený softvér EDK a píše viac adries. Ak si dobre pamätám, že píše 1024 adries v 32 bit test, 2048 v 16 bit testu a 4096 v 8 bit test. Myslím si, že čip DDR a regulátor správne nastavený, lebo som sprievodca od firmy Xilinx pre generovanie bitového toku. Na doske je naprogramovaný, keď som dostal, ale čip DDR nebola použitá v tomto programe. Je tu niekto, ktorý vie generovať bitstream, ktorý pristupuje k čip DDR a zapíše výsledok do UART?

 

[channing]

Boli ste pomocou EDK 9.1i pre svoj design? A boli ste pomocou 2.00.c opb_ddr? Ak áno, môžete zmeniť opb_ddr na 2.00.b a skúste to znova. Dúfam, že to pomôže.

 

[amemsyco]

Dobrý deň, len chcem povedať všetkým, že riešenie navrhované Channing práca pre mňa. Zmena verzia mch_opb_ddr na 1.00.b (proste som upravil súbor *. MHS a zmenil "C" na "b"). Som pomocou EDK 9.1.02i a mal som rovnaký problém s mojou doske. Ďakujem vám Channing!

 

[ship_baba]

Len sa odkaz desing vyskúšať alebo sa prihlásiť podporu Xilinx

 

[amemsyco]

Dobrý deň! Len našli odpoveď v databáze Xilinx odpoveď. Napriek tomu som sa snažil to ešte. EDIT: Skúšal som riešenie, dnes a funguje to.