RTL sim s SDF vs korenie na úrovni simulácie obvodov

[aramis]

Ahoj, Môže mi niekto povedať aký je rozdiel medzi týmito dvoma typmi simulácia? je mi známe, po syntéze a po rozložení, možno získať načasovanie správy a späť anotácia súboru SDF a brány úrovni netlist. Mám používať SDF súbor, ktorý chcete simulovať pomocou Modelsim / NC-SIM na úrovni RTL? Môžem presnejšie časovanie overiť môj RTL funkciu prácu alebo nie. alebo mám použiť gatelevel netlist na simuate pomocou HSIM / Nanosim s testbech? Aký je v tom rozdiel? alebo to má vzťah s analógovým desgin? Som veľmi zmätený. Prosím, pomôžte mi. Vďaka Aramis

 

[niko_zhang]

Myslím si, že lib, ktoré potrebujete sa líšia u oboch spôsobov.

 

[moorhuhn]

Trochu mätúce otázky. RTL - register transfer level -. Termín je zvyčajne používaný pre HDL kódu pred syntézu, teda jeho príliš skoro na to backannotation Za predpokladu, že brána na úrovni + SDF po syntéze, je potrebné charakterizovať načasovanie knižnicu pre štandardné bunky používajú pre syntézu, typicky Synopsys. lib alebo kadenciu. tlf alebo. alf. Presnosť závisí na knižnici, vyťahovač a ako. SDF sa počíta. Pre simuláciu úrovni tranzistora stačí príslušný tranzistor modely a tranzistorové úrovni netlist vo formáte korenia. Tranzistorové úrovni simulácia by mala byť presnejšia, než brána úrovni precharacterized knižnicami, ale je časovo náročnejšie, alebo znížite výpočtovej presnosťou, aby sa rýchlejšie a znížia aj presnosť. Odporučil by som používať bránu na úrovni simulácie tbench overovania a tranzistorové úrovni pre niektoré špeciálne prípady, kde chcete presne vidieť Čo sa deje. Ak sa chystáte použiť HSIM, máte 2 možnosti. Buď môžete simulovať extrahovaný netlist s parasitics alebo použiť T-úrovni netlist a DSPF. Každopádne obaja sú pomerne časovo náročné a pamäti ...

 

[aramis]

[Quote = Moorhuhn] trochu zmätené otázky. RTL - register transfer level -. Termín je zvyčajne používaný pre HDL kódu pred syntézu, teda jeho príliš skoro na to backannotation Za predpokladu, že brána na úrovni + SDF po syntéze, je potrebné charakterizovať načasovanie knižnicu pre štandardné bunky používajú pre syntézu, typicky Synopsys. lib alebo kadenciu. tlf alebo. alf. Presnosť závisí na knižnici, vyťahovač a ako. SDF sa počíta. Pre simuláciu úrovni tranzistora stačí príslušný tranzistor modely a tranzistorové úrovni netlist vo formáte korenia. . [/Quote] Takže myslíte, že by som mal vziať syntetizované brány úrovni s post-layout SDF čas robiť simulácie, že to bude dosť pre obvyklý prípad, že jo? Nie je potrebné robiť žiadne transister úrovňou simulácie, nie? Vďaka Aramis

 

[moorhuhn]

Ak ste práve digitálnom prevedení s už osvedčenou knižnicu, nemusíte T úroveň simulácie. Ak tak urobíte zmiešané, vysoká rýchlosť, plne vlastní, alebo nebolo preukázané lib alebo aj o bunky, mali by ste použiť T úrovne simulácie ako doplnok. Osobne, ja robím vždy T-úroveň, ale nikdy sa namiesto logiky simulácie s post-layout parasitics. : Wink: