rozdiely VHDL a Verilog HDL Netlist

[cheesent]

Dobrý deň, som chcete previesť VHDL a Verilog HDL kódu zdroj netlists, sú tam robiť nejaké rozdiely? ako "VHDL netlist" a "Verilog Netlist"? Alebo im hovoríme netlist len? Chee Odoslané

 

[gliss]

Nie je veľký rozdiel medzi VHDL a Verilog netlists. Tam sú tiež Edif netlists. A korenie netlists pre analógové.

 

[rsrinivas]

Ahoj existujú rozdiely. Ur mená modulov zostávajú rovnaké v netlist a konkretizácie v ur modulu sú nahradené kamene dostupné technológie u ur modul. Preto netlist je technológia závislá elobarated najvyššej úrovni bloku. takže ur netlist by bola oveľa dlhšia, než ur Verilog alebo vhdlcode. na zdravie Srinivas

 

[cheesent]

Znamená to, že netlist prevedené z Verilog a VHDL sa líšia aj ich funkcie sú rovnaké? Napríklad, keď som napísal, CRC (cyklická redundantné kontrola) v oboch Verilog a VHDL. Potom som konvertovať zdrojové kódy netlist. Sú to robiť nejaké rozdiely?

 

[rsrinivas]

Dobrý deň Áno ur Verilog a VHDL netlists bude iné. Verilog ex. module add (a, b, c), vstup a, b, c výstup, register c, c priradiť

 

[cheesent]

Dobrý deň Srinivas, Ďakujem. Dostal som, čo ste mal na mysli. S pozdravom, Chee Odoslané

 

[gliss]

Čo mám na mysli, je VHDL a Verilog netlist by mali byť funkčne rovnaký, nie? Môžete prevádzať do VHDL Verilog netlists a naopak, a nie voľné funkčnosť.