A
AOQ
Guest
Vážení: Ja som návrh 10b jednostranne poplatok prerozdeľovanie typu SAR ADC v 0.35um CMOS. Napájacie napätie je 3V a výkon rozpočet je 100uW. Prepočítavací koeficient je 10 ~ 100KSPS. Dúfam, že pre dosiahnutie železničnej - železnice vstupný rozsah, a tak potrebujem napätie u VDD / 2 pre predzosilňovač z komparátora, na správny vstup bežnom režime rozsahu. Moja otázka je, aby z dôvodu úspory energie, dont chcem navrhnúť bandgap na čipe. Pretože toto napätie je len použitá k bráne predzosilňovača, je vhodné, keď stačí použiť dve veľké čiapky (ako 5pf) ako delič napätia vytvoriť VDD / 2 Durning vzorkovanie fázy? Ak nie, existuje nejaký spôsob pre dosiahnutie železničné-rail bez použitia offchip odkaz? Ďalšia otázka, pokiaľ viem, komparátor vyrovnanie nemá vplyv na linearitu, offset zrušenie nie je nevyhnutné. Tak prečo by sme mali navrhnúť komparátora pomocou dvoch predzosilňovačov s nízkym ziskom, namiesto vysokého zisku jeden? pre vyššie rozlíšenie? Čo je hlavným parametrom pre stanovenie porovnávacie rozlíšenie? Zo simulácie, môže jeden dynamický zámok bez predzosilňovača rozpráva rozdiel asi 0,1 mV!? Zdá sa to nemožné .... Mám si test a zistite, najvyššia rýchlosť riešenie môjho porovnávacieho pre SAR ADC? Veľký dík