problém s ldo designu!

I

Imari

Guest
hi Freinds!
Našiel som nejaké problémy Ďurina = t konštrukcia Nízke vypadávajúcich regulátor:
tento regulátor by mal mať: Vdropout: 0.5V, takže sa Vin 3.3V, Vout musia byť 2.8V.
zaťaženie resisttance jede od 28Ω na 2.8KΩ.Načíst kondenzátor 2.2ľF
tento regulátor má: * a PMOS priechodu prvkom W = 6l / L = 1L.
* Chyba zosilňovač s 60 dB
* Bandgap 1.2V
* Frekvenčný systém náhrad
navrhnuté aj jednotlivé prvky od seba, a já neoverovala functionnality to.
Ale keď som reessemble obvode, obvode je hezké sa zaťaženie iba 2.3KΩ na 2.8KΩ (Aktuálne o 1 až 20 mA approximatly). Ifound že Vout je 2.8V a stabilita je asi 50 ° vo fáze margen.
Ak je však Rload patrí do 1KΩ či menej regulátor prestane pracovať; infact Vout stala 3.8V (čo znamená, já myslím, (Vin) 3.3V (Vdropout) 0,5 V) a názov nie je stabilný.
je to o prechode prvkom alebo niektoré veci inak?

Vďaka vopred za akúkoľvek odpoveď, ktorá mi môže pomôcť!

 
Imari Napísal:...........................
* A PMOS priechodu prvkom W = 6l / L = 1L.

* Chyba zosilňovač s 60 dB

* Bandgap 1.2V

* Frekvenčný systém náhrad

 
Takže, W / L ration vášho pasu prvkom je 6?
Zdá sa mi veľmi malá, tam by mohol byť 100 mA s najmenšou zaťaženie ...

 
vďaka!
je kapacitné spätnú väzbu frekvenčné vyrovnanie, ktoré slúžia ako zdroj napätia kontrolovanej aktuálne.zavádza ľavej rovine jazdného spätnoväzbová slučky nulový nahradiť (pre prípad, že by sme použili metódu ESR kompenzácia) je nulová generované ESR na výstupe capacitor.this metódy umožňujú teoreticky pre kontrolu nulovej polohy a minimalizovať prekročenia.
nájdete vstúpili regulátor napájanie a programu kompenzácie príliš.
vďaka

 
Promiň Drabos!
Z nie je 6ľm ale 6mm a L je 1ľm.
je nahrávanie chybu omlouvám.
vďaka

 
Imari Napísal:

vďaka!

je kapacitné spätnú väzbu frekvenčné vyrovnanie, ktoré slúžia ako zdroj napätia kontrolovanej aktuálne.
zavádza ľavej rovine jazdného spätnoväzbová slučky nulový nahradiť (pre prípad, že by sme použili metódu ESR kompenzácia) je nulová generované ESR na výstupe capacitor.this metódy umožňujú teoreticky pre kontrolu nulovej polohy a minimalizovať prekročenia.

nájdete vstúpili regulátor napájanie a programu kompenzácie príliš.

vďaka
 
vás' som pravdu, je to klasický ldo pretože je to moje prvé kroky s LDOs, a chcem, aby začali s týmto typom regulátorov.
Prvý, i am manipuláciu Kejdens envirenment simulovať obvodu a overiť konštrukčnú a aj simulovať obvody pre niektoré hodnoty kondenzátora C1, ktorý sa pridáva (nie rušivého) k dosiahnutiu kapacitné spätnú väzbu, a tak, aby sa dosiahla požadovaná nulu.jeho hodnota je 5pF a využitie týchto frequecy odškodnenie circuitery, efektívny kapacitný 25 pF bude tlačiť na rušivého pól mimo 1MHz ktorá je Jednota Zisk frekvencie.
ďalšia vec, keď som simulovane otvoru obvode AC zisk je len okolo 8 dB s margen fáze o 50 °.takže si myslím, že frekvencia systém odškodnenia musia mať malý zisk, pretože je vo spätnoväzbová slučka, že?
Navyše, je veľkosť pasu prvok (6m/1ľ) natoľko, aby sa dosiahlo zaťaženie prúd 100 mA?
je Trut, že keď som zmenil hodnotu zaťaženia od 2.6KΩ až 100Ω, pasu prvok by mal byť bloqued udržať Vout na 2.8V?pretože som zistila, že Vout stala 3.8V, ako keby bol ineversed jej funkcie: 3.3-0.5 = 2.8V a 3,3 0,5 = 3.8V?

vďaka

 
Q1: Sú vaše výsledky získané z meraní alebo len z simulácií?
Q2: Aký je účel uzáver na OTA otput?(Je možné odbúrať stability!)

 
nazdar!
na prvú otázku: tieto výsledky odvodená len z AC a transcient simulácií.
na druhú otázku: Ak ste speeking o Caux,
jedná sa len o rušivého kapacitné, to isté pre Cparasit
ale keď hovorí o C1, je kapacitné, ktoré umožňujú vyrovnanie s frekvenciou, ktorá na miesto, kde k nule je daný wz = 1/R2C1.Snažil som sa to zmeniť kapacitné a já zistila, že by mohol preradiť na stabilitu v niektorých prípadoch.

 
OK, já mluvil o CPAR na výstupe OTA pretože ovplyvňuje stabilitu.Ale ak je rušivého nemôžete urobiť nič proti tomu.
Úloha C1, je jasné - to dáva nulu, ktorá je nevyhnutná pre stabilty dôvodov.
Avšak, ja vazne neviem, ako vaše okruhu môžu produkovať 3,8 voltov s VDD = 3,3 voltu.Domnievam sa, že váš obvod je nestabilná!Sú istí fázy rozpätie 50 deg?Ako ste sa dostali na túto hodnotu?

Ale mám inú otázku: Aký je dôvod show schéma, v ktorom sa pasívnom režime vyrovnania s C1 je nahradený aktívnom zapojení sa dvoma kontrolovaných súčasných zdrojov?Domnievam sa, že hardvérové implementácie bude pasivně jeden?Ale za akým účelom aktívna alternatíva?

 
ahoj a vďaka lvW!
margen fázy je 50 ° len u loard odporu, ktorý ide od 2.3KΩ na 2.8KΩ a v tomto prípade Vout je 2.8V.
ale ak aj zníženie zaťaženia sa okruh stane nestabilnou a Vout je 3.8V.
Na druhú stranu, to topologických systému pre odškodnenie je založené na skutočnosti, že ak budeme používať len C1, tým vytvorí nielen nulová, ale rušivého pól, ktorá by mala byť elemineted,
a tak prišiel nápad odstrániť pole, ktoré je
wp = (1 R2/R1) / R2C1, bez toho, aby to malo vplyv na nulu.
nájdete v prílohe papier, že som sa zaoberajú.
výsledkov simulácie, ktoré som našiel, po re-triedenie najviac tranzistorov sú rovnaké.ale keď som simulovať frekvenčná kompenzácia,
ktorej výsledky simulácie zisk v porovnaní s
obr 7 majú rovnaký tvar, ale ide o zisk z
-20dB nie je od-150dB, ktoré spôsobujú, že určité pochybnosti o stabilite svojho obvodu a esspecially
sme zistili, že zisk z celého ldo je iba okolo 8 dB.pripevnenia: http://www.edaboard.com/viewtopic.php?p=959839 # 959839

Vďaka znova.

 
Imari Napísal:

Fázový margen je 50 ° len u loard odporu, ktorý ide od 2.3KΩ na 2.8KΩ a v tomto prípade Vout je 2.8V.

ale ak aj zníženie zaťaženia sa okruh stane nestabilnou a Vout je 3.8V.

Na druhú stranu, to topologických systému pre odškodnenie je založené na skutočnosti, že ak budeme používať len C1, tým vytvorí nielen nulová, ale rušivého pól, ktorá by mala byť elemineted, a tak prišiel nápad odstrániť pole, ktoré je

wp = (1 R2/R1) / R2C1, bez toho, aby to malo vplyv na nulu.

nájdete v prílohe papier, že som sa zaoberajú.

...................

pripevnenia: http://www.edaboard.com/viewtopic.php?p=959839 # 959839

 
Ospravedlňujeme sa za poruchu znova!
nájdete pristúpili tejto dobe summury tohto dokumentu,
o vylúčení z poľa, tento kmitočet odškodnenie sheme umožniť odmietnutie ju jednoducho zvýšiť efektívnu kapacitné C1, ktorý sa stane v prípade, ak je to RÁVNE 25pF po zvýšení transconductance gm by použitie OTA.
Skutočnosť, že nízke zaťaženie odporov príčinou nestability je skutočnosť, že problémy s návrhom, pretože keď aj simulovať každý prvok seba, aj nenašiel žiadne problémy.
aj simulovaný zisk slučky v AC simulácie a zisk je vždy okolo 8 dB, čo znamená, že regulátor nie je už regulácii a nie je pravda, hrajúce svoje úlohy a ja vedel, prečo nie, aj keď som sa snažil meniť rôzne hodnoty kondenzátora a Tiež veľkosť pasu prvok, Nepristúpila len pár zaťaženia hodnotu?

vďaka!
Ospravedlňujeme sa, ale musíte prihlásiť a prezerať túto prílohu

 
OK, teraz som dostal dokumente.
Jeden komentár k zosilneniu slučky simulačné profil, ako zisk pouhých 8 dB, je v skutočnosti o niečo málo (aj
keď neviem, OTA parametre):
Samozrejme, že obvod musí byť nepravdivé správne - aj pre AC analýzu.To znamená, že VDD má byť použitá ako fixné jednosmerné napätie.
Viac ako to, že napájací zdroj musí byť umiestnené tak, aby jednosmerné prevádzkové bod nie je poškodený.Ako ste sa riadiť tým?To sa stáva veľmi často, že slučka získať simuláciu je zlé, pretože nie je správne umiestnenie napájacieho zdroja.
A správna odpoveď je slučka získať základ pre dobré pracovné režim náhrad.

 
vďaka!
na fixe prevádzkové bodov všetkých tranzistorov, ktoré tvoria aj ldo dosiahla dc simulation.then som použil AC zdroj pre VDD pretože ara iba dva vstupy, ktoré sú VDD a bandgap vstupe.áno, mal by mať aj ideálne AC zdroje a umiestniť ho na napěťová referencie vstup vykonávať simuláciu na gaon slučky?
Vďaka!

 
Presne to bol môj predpoklad: False slučky získať simulácia!

Pojem "slučky zisk" znamená, že zisk okolo slučky sa počíta.Avšak ani napätia VDD ani referenčné napätie sú súčasťou slučky.Preto vložiť AC zdroj vnútri slučky musíte BREAK slučky na vhodnom mieste.
Môj návrh: Vložiť ac zdroj medzi pozitívnymi OTA vstup (bod A) a v polovici medzi R1 a R2 (bod B).Použiť všetky jednosmerné napätie (VDD a referencie).
Potom vykonať analýzu a ac plot db (V (B) / V (A)).Jedná sa o slučku zisk, ktorý musí vykazovať dostatočnú stabilitu rozpätie.Vyskúšajte to a správu o výsledku.

 
vďaka LvW!
zkusím váš návrh a bude aj správa o výsledkoch čoskoro!

 
Nazdar!
Ospravedlňujeme sa za neskorú LvW!
Snažil som sa dosiahnuť simulácia zisk slučky, ako ste povedal, a ja som zistila, že zisk sa approximatly 35 dB.
tak nájdete Výsledky simulácie v Kejdens!
Myslím, že je problém týkajúci sa stability.
V tejto dobe sa výstupné napätie nedosiahnu 3.8V ale iba 3.2.Spaľovací
ďalšia vec, majú aj venovať viac pozornosti na priechod prvok?

vďakaPridané po 7 minútach:Zabudla som na Print Screen
Ospravedlňujeme sa, ale musíte prihlásiť a prezerať túto prílohu

 
Imari Napísal:.........
Zistil som, že zisk sa approximatly 35 dB.

.......... Já si myslím, že je problém týkajúci sa stability.

V tejto dobe sa výstupné napätie nedosiahnu 3.8V ale iba 3.2.Spaľovací
 
ak ste vytvoril dominantné pól pomocou kompenzácie, stability by malo byť lepšie, keď theload odpor znižovať, ne?Ak ste navrhol dominantného póle sa na výstupe fáze, potom to môže byť problém, keď sa zaťaženie zníži.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top