prispieť k syntéze týchto obvodov Verilog.

[triquent]

1) aký druh obvode bude syntetizuje do?
Modul aa (ck, R1, R2)
vstup ck;
výstup R1, R2, reg r1, r2;
Vždy @ (posedge ck) begin
r1 <= r2;
r2 <= r1;
koniec
endmodule
2) aký kombinačných obvodov bude do sythesized?
Modul bb (a, b, x)
vstup a, b;
Výstup x, x reg;
Vždy @ (alebo b) začať
x = func (a, b);
koniec
Funkcia func;
vstup a, b;
if (a)
func = b;
endfunction
endmodule

za 3) a 4) sa bude syntetizuje do rovnakého obvodu?aké obvodov budú syntetizovať do?
3) Vždy @ (d alebo R1 alebo R2) begin
r1 = d;
r2 = r1;
koniec
4) Vždy @ (d alebo R1 alebo R2) begin
r2 = r1;r1=d; koniec

Ktorá kniha je dobré pre syntézu učenie?

 

[news]

Cyberprzestepcy atakują routery domowe, aby dostać się do kont bankowych Polaków - ostrzega zespół CERT Polska. W ten sposób przestępcy dążą do wyłudzenia danych logowania klientów banków i jednorazowych kodów autoryzacyjnych, a w rezultacie do kradzieży pieniędzy z kont.

Read more...

 

[eziggurat]

Prvý z nich je dva flip-obvody, kde je jedna z flip-flop výstup pripojený k druhej flip-flop vstup a naopak.Nikdy som použil flip-flop týmto spôsobom a problémy neznámeho štáty ako vstup nie je inicializuje.

Druhá sa zdajú byť zlého func = b.

Som si istý, môžete pracovať s ostatnými von.

Hľadať na internete na Verilog tutorial.

 

[haoboy]

Najlepším spôsobom je navrhnúť jednoduchý obvod, a potom pomocou DC, od problémov, môže u get more.

 

[nj_jack]

ste mali lepší dizajn je s sch.Je ľahké pochopiť.