Prečo sú niektoré RTL modul nie je vidieť v FPGA netlist?

[quan228228]

Prosím, pomôžte mi. Zdá sa, že nie je problém v kóde. prečo nástroj optimalizácie niektorých modulov? Syntéza FPGA nástroj som sa Synplify 8.6. Vďaka! / David

 

[rsrinivas]

kód, čo u napísal môže byť compatibe so vstavaným bloky FPGA a mohol odvodiť je preto odstraňovať ur kód z netlist vo väčšine prípadov je to, čo žiaduce. U ex písali kód pre registráciu súboru a syntézu nástroj odvodiť Dual Port RAM. simulovať a overiť ur netlist či už je to tak vám požadovaných výsledkov. ide o Srinivas