S
shiv_emf
Guest
Dobrý deň Pred odoslaním netlist alebo GDSII súbor Fab .. Design je realizovaný na FPGA doske ...... Ak je to pravda, potom Y je FPGA útok na pomalší hodiny, ako ASIC? Keď FPGA nemôže overiť načasovanie návrhu ....... WHT CP možné nutné uplatniť návrh na FPGA? Vďaka Shiv