Prečo by sme mali mať non-blocking príkazy v bloku vždy?

[kunal1514]

Zdravím všetkých, Mám dotaz pre všetkých, ako ju poznáme, sa odporúča, že lepšie mať non - blokovanie Vyhlásenie v bloku vždy. Prečo? Každý subjekt môže mi povedať, čo je dôvodom tejto súvislosti je Kunal Mishra

 

[asicengineer1]

V skutočnosti môžu mať u blokovanie príkazov v bloku vždy ur ak modelovanie combo logiku.

 

[nanda_kishore]

Pre sekvenčné bloky ... blokovanie vyhlásenie skončí v nekonečnej slučke a zaveste simuláciu .. V syntéze skončí v západky .. Napríklad: za simulovanie tieto kódy .. Vždy @ (posedge CLK) začať a = 1, b = a, koniec, a to ... Vždy @ (posedge CLK) začať

 

[bbgil]

Verilog podporuje dva typy úloh v rámci vždy blokov, s trochu odlišná správania. * Blokovanie zadanie: hodnotenia a priradenia sa okamžite * nonblocking úloha: všetky úlohy odložené, kým sa všetky pravej strane boli hodnotené (koniec simulácia timestep) Niekedy aj rovnaký výsledok. Niekedy, nie! Všeobecné princípy: * Používajte nonblocking zadanie pre sekvenčné vždy blokov * Použitie blokovanie úlohy pre kombinačné vždy blokov Dúfam, že to pomôže.

 

[yln2k2]

Celkom dobré vysvetlenie predchádzajúcu odpoveď. Len chcem pridať ešte jeden bod. Syntéza výsledkov je to, čo zámer návrhu, ale simulátor chápe tak, rozdiel, takže je možné získať porovnanie výsledkov simulácie a netlist ... Vďaka a pozdravom yln

 

[kunal1514]

Čo je to čas simulácia remeň a ako ich spočítať. Je to veľmi dôležité. Pokiaľ ide o Kunal Mishra

 

[rajkishore12345]

Chcel by som pridať ešte jeden bod Použitie Verilog nonblocking úloh v sekvenčnom vždy blok Dôvod:. Pomáha vyhnúť sa drží času problémy pri jazde väčšinou brána na úrovni modelov z RTL model.

 

[Sanyok1978]

Rozdiel medzi blokujúce a neblokujúcej? Jazyk Verilog má dve formy postupu zadania príkazu: blokovanie a neblokujúcej. Dva byť odlíšený = a

 

[mohammed.peer]

Môžete použiť aj blokovanie a nonblocking úlohy v stále block.But pre lepšie výsledky a sprievodca po línii .. 1. Pre následné použitie nonblocking bloku. 2. U kombinačných logických použitie blokovanie úloha. 3.Do nemiešajú blokovanie a nonblocking v jedinom bloku vždy.

 

[vlsichipdesigner]

Skontrolujte, či túto webovú stránku pre správne kódovanie štýly Verilog http://www.vlsichipdesign.com/verilog_coding_styles

 

[vizpal]

Vždy blok mailny zvyknuté na model sekvenčné logické .. Vždy @ (posedge CLK) .......... .......... To znamená, že celý sekvenčné modulu je citlivý na zmenu hodiny, a že každý signál v bloku vždy sa musí reagovať na zmenu hodiny. Takže je lepšie použiť neblokujúcej operátor vo vnútri bloku vždy, a preto všetky príkazy sú spúšťané súbežne (čistý sekvenčné )..... Ak je blokácia operátor by bol používaný je pravdepodobné, že určité tvrdenie môže blokovať ďalšie vyhlásenie popravený .. : D

 

[xlxlyu]

preto, že nie - blokovanie uzávierky môže generovať nejakú poistku nechcete, aby