Pomoc: Formality problem

[Janova]

I'm using Formality na overenie ekvivalencie medzi RTL a netlist.
Top Module zlyhalo kvôli nejakým tým bodov v sub-modul ABC.
Avšak,-sub modul ABC možno úspešne overená pri spustení samostatne.
V najvyššej úrovni netlist, netlist ABC byť len čítať v a spojiť, a stanovili set_dont_touch majetok DesignCompiler.

Má niekto skúsenosti to?Všetky návrhy o spôsobe ladenia?
Tks parkovanie!

 

[archillios]

set_dont_touch v DC nemá žiadny vplyv na Formality, môžete set_dont_verify v Formality, alebo set_black_box.