pipelining v Verilog

A

amitgvlsijune06

Guest
ako priniesť reťazenie v Verilog kódovaní konkrétneho architecture.please mi dať nejaký príklad.
 
Najviac Najjednoduchšie potrubia je pomocou západky. Zvážte CKT s kombinačné bloky vzájomne prepojené .. tj o / P bloku prvý ide ako I / P na ďalšie, a tak on.till dosahuje v posledných O / p fáze .. Ak chcete tento plynovod, jednoducho závora údajov medzi jednotlivými stupňami a používať spoločný čas pre tieto zámky. Jedná sa o najjednoduchší potrubia. V procesora kontexte, pipelining znamená kopírovať základných jednotiek, tj IF, ID, EX. Ak sa vykonáva 5 you'r fáze plynovodu, potom sa u týchto blokov duplicitné 5 krát. To, čo som povedal, je tu len základy .. existujú aj iné úvahy, ktoré majú byť postarané, keď prúdové.
 
pls dopracovať o kúsok ďalej ... s somecoding príklady. som pochopil, čo hovorí Yu r
 
Môžete mať nezávislý blok kódu, napr 5 etáp ur procesora plynovodu ...... Keď u dať spoločné hodiny pre všetky tieto jednotky a pri výstupe z jedného zariadenia pripojené k jednotke po ..., ktoré sa automaticky vytvorí potrubie .., pretože každá jednotka pre spracovanie dát z predchádzajúcej jednotky v nasledujúcom hodinovom cykle.
 
Je to ako vedro, jednu výplň, ďalšie ďalšie kaskádovom
 
V DC, u roztočov nájsť nejaké zaujímavé veci na prúdové ... Št r tri príkazy týkajúce sa Retiming! optimize_timing pipeline_register register_balance i HAV do lúk do doc správne príkazy .. U hav samostatné doc v predaji za Retiming! prejsť Shiv
 
Povedzme, že máte základné 5 úrovní potrubia AK ID EX MEM WB: A teraz, povedzme, máte dve nos. v návode, ktoré sa dopĺňajú Pridať 05,06 (toto je len pre príklad, jeden z nich má byť registra). Teraz Pozrime sa na hodiny: operačný kód, za ADD = AB (povedzme), takže výučba bude vyzerať AB 05 06, povedzme, že sme schopní vykonať všetky tri naraz z pamäťou 1: Ak AB 05 06 načítané z pamäte . Dáta je uzamknutý a poslaný do druhej etapy kód potrubia vzorky: Vždy @ (posedge sys_clk) opcode
 

Welcome to EDABoard.com

Sponsor

Back
Top