C
calven303
Guest
nazdar!
Som nováčik v PLL design.i si vytvorili PLL v tranzistoru level.The model zodpovedajúce prvému vlnovú je realizovaný s Verilog prezentované ako porovnanie a simulačné čas je 30u.the obvode zodpovedá na druhú vlnovú je realizovaný s tranzistory a simulačné čas je 3u.according s vlnovou,
vidíme, že krivka nie je, ale v niektorých instant krivka má rôzne values.it je zrejmé vo tretie číslo, ktoré je súčasťou tohto druhý obrázok zväčšovať out.what spôsobiť to?
Okrem toho kontrolné napätie nie je stabilné po dlhú time.i sa simulovaného obvodu s simulačné čas 50u.the amplitúdy napätia skutočne klesá, ale pomaly a stále nie je stable.instead sa Verilog model sa stane stabilným quickly.the Verilog model obvodu a tranzistoru basiclly mať rovnaké parametre, a aký je dôvod?
Daj mi nejaké vysvetlenie a rady, please.thanks jeden lot.i ľúto, že nemôžem nahrať obrázok väčší
s pozdravom<img src="http://images.elektroda.net/26_1183446678_thumb.jpg" border="0" alt="questions about the transient response of a pll" title="otázky o prechodné reakcie v PLL"/>
<img src="http://images.elektroda.net/7_1183446835_thumb.jpg" border="0" alt="questions about the transient response of a pll" title="otázky o prechodné reakcie v PLL"/>
<img src="http://images.elektroda.net/14_1183446978_thumb.jpg" border="0" alt="questions about the transient response of a pll" title="otázky o prechodné reakcie v PLL"/>
Som nováčik v PLL design.i si vytvorili PLL v tranzistoru level.The model zodpovedajúce prvému vlnovú je realizovaný s Verilog prezentované ako porovnanie a simulačné čas je 30u.the obvode zodpovedá na druhú vlnovú je realizovaný s tranzistory a simulačné čas je 3u.according s vlnovou,
vidíme, že krivka nie je, ale v niektorých instant krivka má rôzne values.it je zrejmé vo tretie číslo, ktoré je súčasťou tohto druhý obrázok zväčšovať out.what spôsobiť to?
Okrem toho kontrolné napätie nie je stabilné po dlhú time.i sa simulovaného obvodu s simulačné čas 50u.the amplitúdy napätia skutočne klesá, ale pomaly a stále nie je stable.instead sa Verilog model sa stane stabilným quickly.the Verilog model obvodu a tranzistoru basiclly mať rovnaké parametre, a aký je dôvod?
Daj mi nejaké vysvetlenie a rady, please.thanks jeden lot.i ľúto, že nemôžem nahrať obrázok väčší
s pozdravom<img src="http://images.elektroda.net/26_1183446678_thumb.jpg" border="0" alt="questions about the transient response of a pll" title="otázky o prechodné reakcie v PLL"/>
<img src="http://images.elektroda.net/7_1183446835_thumb.jpg" border="0" alt="questions about the transient response of a pll" title="otázky o prechodné reakcie v PLL"/>
<img src="http://images.elektroda.net/14_1183446978_thumb.jpg" border="0" alt="questions about the transient response of a pll" title="otázky o prechodné reakcie v PLL"/>