otázku stanovenia rýchlosť systému

[mr_byte31]

Ahoj všetkým mám malý otázku týkajúcu sa stanovenia systému rýchlosť (frekvencia) Teraz som dokončil svoj systém AES som napísal všetky systémy v Verilog, a potom som syntetizované pomocou Synopsys prekladačov a TSMC použiť 90nm teraz chcem vedieť, max frekvencie, že by som mal použiť tak, že systém môže bežať bez porušenia (nastavenie času, čas zdržania ,..........)

 

[vlsichipdesigner]

Ahoj, ja som 2cents, čo je najdlhšia kritickej cesty v návrhu, znamená to, koľko fáz logiky máte v ceste, to budete vedieť, na RTL. CK -> Q oneskorenie + nastavenie času flop + nastavenie marže + logických úrovní (oneskorenie) <hodinami období. Dajte beh na základe odhadu sa hodiny frekv. myprayers, čipov je ľahké http://www.vlsichipdesign.com

 

[mr_byte31]

Nie je tam žiadne veci na nástroj, ktorý možno odhadnúť rýchlosť hodín?

 

[Syswip]

Ahoj mr_byte31, DC nemôžeme odhadnúť žiadne časovanie bez spustenia syntézy. Nemyslím si, že DC je postavená v možnosti, ako dať spustiť syntézu až budete mať maximálnu frekvenciu. Mali by ste napísať DC skriptov pre neho. Nastavte si hodiny obdobie (to môže byť nereálne prvýkrát) Spustite syntéza porušenie kontrolu načasovanie. Teraz môžete nastaviť reálne hodiny období. Naj, http://syswip.com/

 

[mr_byte31]

Myslím, že po syntéze je jednoduché nástroje pre výpočet frekvencie Viem, že to môže dostať na kritickej ceste, tak prečo nie, že nemôže vypočítať frekvenciu Myslím, že presnosť učiteľ môže dostať maximálne frekvencie po syntéze

 

[Syswip]

Ahoj mr_byte31, neviem o "presnosti radcu", ale v DC, mali by ste spustiť kompiláciu niekoľkokrát odhadnúť maximálnu frekvenciu. Môžete tiež nastaviť veľmi vysoké frekvencie a po kompiláciu nájdete najdlhší časový cestu pre odhad maximálnej hodín. Ale to sa neodporúča. DC neodporúča napriek obmedzeniam designu viac než 10%. Vo vašom prípade (AES core), môžete set500 - 550 MHz ako východiskový bod. Naj, Syswip