Obvody pre uvoľnenie resetu pre digitálne bloky v ASIC

M

megastar007

Guest
Existuje nejaká špeciálna obvody k uvoľneniu resetu pre digitálne bloky v ASIC
 
závisí na okruhu potrieb. Je to potrebné resetovať synchrónny alebo asynchrónny reset?
 
Zvyčajne to, čo bude potrebné urobiť, je vnútorný signál, bude vyhlásený, ktorá vzorky negatívne okraje reset. Tento signál je používaný v blokoch vždy namiesto toho, aby signál reset sám. Vždy @ (posedge CLK) latch_reset
 
reset je daná najvyššia priorita! Je to vysoko fanout sieť, takže sa musí postarať !!!!!!
 
[Quote = sree205] obvykle, čo sa bude diať, je vnútorný signál, bude vyhlásený, ktorá vzorky negatívne hrane reset. Tento signál je používaný v blokoch vždy namiesto toho, aby signál reset sám. Vždy @ (posedge CLK) latch_reset
 
Obnoviť Vo väčšine prípadov je asynchrónne a synchrónne tvrdil deasserted. takže v prípade, že obvod má záporný reset (RST pracuje, keď je 1) Vždy @ (posedge CLK alebo negedge reset) je lepší spôsob, ako používať ako na syntézu vyvodzuje, asynchrónne logiky a tiež zlepšuje rýchlosť premávky.
 
[Quote = rsrinivas] Obnoviť vo väčšine prípadov tvrdil asynchrónne a synchrónne deasserted. takže v prípade, že obvod má záporný reset (RST pracuje, keď je 1) Vždy @ (posedge CLK alebo negedge reset) je lepší spôsob, ako používať ako na syntézu vyvodzuje, asynchrónne logiky a tiež zlepšuje rýchlosť premávky. [/quote] Aj druhý rsrinivas . Potrebujete synchronizovať zmenia tak, že tvrdí, hrana je asynchrónny, zatiaľ čo deasserting hrana je synchrónny s hodinami. To sa zvyčajne vykonáva pomocou kŕmenie prichádzajúce nastavené na jasné pin synchronizátor, a tie-ing-off D vstup 1'b1 (za predpokladu, že aktívna dolnej reset)
 
Ahoj, videl všetky zaujímavé príspevky. Napísal som kód a testbench spolu s tým. vyvesením tu. Skúste to s rôznymi časovania a dajte mi vedieť, či to bude fungovať. / / RTL za dvojlôžkovú vrhne a deasserting / / asynchrónne aktívne dolnej reset modulu reset_try (CLK, RST, rst_internal), vstup CLK, RST, výkon rst_internal, drôt rst_output, reg vlajkou, drôt rst_internal, reg latch_reset, latch_reset1, priradiť rst_internal = ~ (latch_reset1 a RST), priradiť rst_output = (RST a latch_reset1!) 1'b0: 1'b1; Vždy @ (posedge ČLK), ak latch_reset? (RST!)
 
kód Napísal výška bude deassert reset v jednom hodinovom cykle, ak je reset sa uplatňuje na dlhú dobu, čo v podstate nie je to, čo chceme. tak som opakované zadanie iného kódu. / / Start Vždy @ (posedge CLK alebo negedge RST) if (! RST) temp
 

Welcome to EDABoard.com

Sponsor

Back
Top