o altera DDR2 Controller IP core

V

verilog_always

Guest
Nazdar
I am using altera IP core prvýkrát.Mal som generované DDR2 radič IP altera a musím spustiť pomocou ModelSim skontrolovať, či to funguje r ne.Ale som schopný to urobiť.Môže niekto pomôcť v tomto smere ,,,,,,
Naposledy upravil verilog_always dňa 04 Máj 2007 17:33 scénograf: 2 krát v celkom

 
Som nováčik na tento nástroj a ja am beh ModelSim v Linuxe.Tam som pridal súbory knižnice altera_mf.v 220model.v sgate.v.takže okrem tejto forme, čo robiť môže u please guide me ..

 
Dúfam, napríklad tento skript vám pomôže zostaviť pre DDR2 IP ModelSim.Pokúste sa prosím zhromažďujú všetky súboru do dobrej knižnice.

_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/ _/_/_/_/_/_/_/_/_/_/_/
# Mapovanie Knižnica
vlib práce
vmap práca práca

vlib auk_ddr_user_lib
vmap auk_ddr_user_lib auk_ddr_user_lib

# Compile DDR Model
vlog-pracovnej činnosti. / tb / ddr.v
vlog-pracovnej činnosti. / tb / ddr_dimm_model_micron.v

# Compile DDR PLL
vlog-práca auk_ddr_user_lib .. / alt_megacore / ddr_pll_stratixii / ddr_pll_stratixii.v
# Compile DDR meg (at) jadro
vlog-práca auk_ddr_user_lib c: / altera / meg (at) core/ddr_ddr2_sdram-v3.4.0/lib/example_lfsr8.v

# Compile DDR meg (at) jadro
vlog-práca auk_ddr_user_lib. / Verilog / ddr_megacore / ddr_megacore_auk_ddr_dqs_group.v
vlog-práca auk_ddr_user_lib. / Verilog / ddr_megacore / ddr_megacore_auk_ddr_clk_gen.v
vlog-práca auk_ddr_user_lib. / Verilog / ddr_megacore / ddr_megacore_auk_ddr_datapath.v
vlog-práca auk_ddr_user_lib. / Verilog / ddr_megacore / ddr_megacore.vo
vlog-práca auk_ddr_user_lib. / Verilog / ddr_megacore / ddr_megacore_example_driver.v
vlog-práca auk_ddr_user_lib. / Verilog / ddr_megacore / ddr_megacore_auk_ddr_dll.v

 
Nazdar,
Prvá zmena sa projekt adresára ModelSim na project_folder -> testbench-> ModelSim.
potom v príkazovom okne zadajte nasledovné.

nastaviť memory_mode_xxx.v
xxx.v kde je behaviorálnej model pamäti, ktorý používate.
zdroj yyy.tcl
yyy.tcl, kde je jadro vytvorené tcl skript, ktorý nájdete v u'll testbench-> ModelSim zložku.
Ak niektoré problémy pls opýtať ur querries ...
já jsem v súčasnej dobe pracujeme na tom ...a já si to sakra veľa na čase začať sa simulácií ...všetko bolo pre mňa potom chýba:)
Pozdravy

 
Hi Electrom

Nižšie príkaz nefunguje
Vlib auk_ddr_user_lib Can u please help me v tomto ohľadeAdded po 19 minútach:Hi param
Pocínovat u byť príjemný podrobne vysvetlil

 
Nazdar,
skúste to u toho, čo som povedala ...???
Prvá otvorená ModelSim ...
potom zmení adresár na cestu, kde je ModelSim zložky vytvorené jadro. [u adresára možno zmeniť pomocou otvorených ModelSim-> Súbory-> Change Directory-> vyhľadajte zložku, povedal]
Potom napíšte "set memory_model ddr2.v" (dont použitie úvodzoviek:)) v modelsin príkazové okno, kde je ddr2.v behaviorálna model vašej pamäte pre zariadenia, ktoré možno stiahnuť z príslušného predajcu pamäťové zariadenia.Ďalšie u shud vykonať vhodné zmeny v jadre testbench vytvorené podľa modelu, ktorý u stiahli, tj v testbench u mať až k inštancii stiahnutý pamäte modelu.
Potom spustite jadro vytvorené tcl skript pre simuláciu príkazom:
zdroj *. tcl, kde je *. tcl v kľúčovej ModelSim vytvorené zložky.
Správne postupujte podľa vyššie uvedených troch krokoch a získať projekt simulovaných
Všetko najlepšie
Thanks and Regards

 
Potom spustite jadro vytvorené tcl skript pre simuláciu príkazom:
zdroj *. tcl, kde je *. tcl v kľúčovej ModelSim vytvorené zložky.
Správne postupujte podľa vyššie uvedených troch krokoch a získať projekt simulovaných
Všetko najlepšie
Thanks and Regards [/ quote]
Hi param,
Ďakujem Vám za odpoveď, som urobil to isté u říkal .........
Ale ja am prospech táto dlh

Error: (vším-3033) ../../ddr2_ctrl_auk_ddr_sdram.v (250): konkretizáciu 'auk_ddr_controller' failed.Design jednotka nebol nájdený.

I am using v Verilog, a to nebolo vytvorené v Verilog modelu namiesto toho, ktorý vytvorila vo VHDL

 
nazdar,

Ak sa budete držať užívateľ cech, by nemali byť problém.

Jedna vec, čo potrebujete, aby ste sa uistili, že nebudete
použitie DDR2 syntézu súboru, keď to simulácia.
by ste mali používať xx.vo (simulácie), súbor nie je xx.v (fúzia) súbor.Spomínam si, "auk_ddr_controller" je pre syntézu.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top