o Alter DDR2 radiče IP jadra

[verilog_always]

Ahoj, ja používam Alter Ip jadro prvýkrát. Mal som vytvorené DDR2 radiče IP Alter a musím spustiť pomocou ModelSim, či kontrola funguje r nie je. Ale nie som schopný to urobiť. Môže niekto pomôcť v tomto smere ,,,,,,

 

[odeafeiner]

ste patrí cestu Alter knižnice IP DDR2?

 

[verilog_always]

Som nováčik na tento nástroj a ja som Modelsim beží v Linuxe. Tam som pridal súbory knižnice altera_mf.v 220model.v sgate.v. takže okrem forme to, čo urobiť, je u prosím veď ma ..

 

[elektrom]

Dúfam, že napríklad tento skript vám pomôže zostaviť pre DDR2 IP v ModelSim. Prosím, skúste sa zhromažďujú všetky súboru do správnej knižnice. _/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/ _/_/_/_/_/_/_/_/_/_/_/ # knižnica mapovanie vlib práce vmap práce práce vlib auk_ddr_user_lib vmap auk_ddr_user_lib auk_ddr_user_lib # Kompilácia DDR Model vlog práce práce. / TB / ddr.v . Vlog práce práce / TB / ddr_dimm_model_micron.v # Kompilácia DDR PLL vlog práce auk_ddr_user_lib .. / alt_megacore / ddr_pll_stratixii / ddr_pll_stratixii.v # Kompilácia DDR Megacore vlog práce auk_ddr_user_lib c: / altera/megacore/ddr_ddr2_sdram-v3.4.0 / lib/example_lfsr8.v # Kompilácia DDR Megacore vlog práce auk_ddr_user_lib / Verilog / ddr_megacore / ddr_megacore_auk_ddr_dqs_group.v vlog práce auk_ddr_user_lib / Verilog / ddr_megacore / ddr_megacore_auk_ddr_clk_gen.v vlog práce auk_ddr_user_lib / Verilog / ddr_megacore / ddr_megacore_auk_ddr_datapath.v vlog ... - práce auk_ddr_user_lib. / Verilog / ddr_megacore / ddr_megacore.vo vlog práce auk_ddr_user_lib. / Verilog / ddr_megacore / ddr_megacore_example_driver.v vlog práce auk_ddr_user_lib. / Verilog / ddr_megacore / ddr_megacore_auk_ddr_dll.v

 

[param]

Dobrý deň, najprv zmeniť projekt adresár ModelSim na project_folder -> testbench-> ModelSim. potom v okne príkazového riadka zadajte nasledujúci príkaz. nastaviť memory_mode_xxx.v xxx.v kde je správanie modelu v pamäti, ktorý používate. Zdroj yyy.tcl yyy.tcl kde je jadro generovaná Tcl skript, ktorý nájdete v u'll testbench-> zložky ModelSim. Ak sa nejaké problémy pls opýtať ur querries ... Ja som v súčasnosti pracuje na tom ... a ja si sakra veľa na čase začať so simuláciou ... všetko bolo pre mňa potom chýba S pozdravom

 

[verilog_always]

Ahoj Electrom Nižšie príkaz nefunguje Vlib auk_ddr_user_lib môže u prosím, pomôžte mi v tomto ohľade [size = 2] [color = # 999999] Pridané po 19 minútach: [/color] [/size] Hi param môže u Vysvetlite podrobne

 

[param]

Dobrý deň, skúste sa pri tom, čo som povedal ...??? prvý otvorený ModelSim ... zmeňte adresár na cestu, kde je zložka ModelSim generované jadrom. [u môže zmeniť adresár otvorený ModelSim-> Súbory-> Change Directory-> prechádzať zložky povedal] Potom napíšte "set memory_model ddr2.v" ( Nepoužívajte úvodzoviek) v okne príkazu modelsin, kde ddr2.v je behaviorálna model pamäte zariadenia, ktoré u je možné stiahnuť z príslušného dodávateľa pamäťové zariadenie. Ďalšie u Shude vykonať vhodné zmeny v jadre generované testbench v závislosti na modeli, ktorý u stiahnutý, tj v testbench u inštancie musí stiahnuť pamäťový model. Potom spustite jadro vytvorené Tcl skript pre simuláciu pomocou príkazu: Source, kde *. *. Tcl Tcl sa nachádza v jadre generované ModelSim zložky. Správne postupovať podľa vyššie uvedených krokov, sa projekt simulovaného Všetko najlepšie Ďakujeme a zdravíme

 

[verilog_always]

Potom spustite jadro vytvorené Tcl skript pre simuláciu pomocou príkazu: Source, kde *. *. Tcl Tcl sa nachádza v jadre generované ModelSim zložky. Správne postupovať podľa vyššie uvedených krokov, sa projekt simulovaného Všetko najlepšie Ďakujeme a zdravíme [/quote] Ahoj param, ďakujem Vám za odpoveď, som urobil to isté u hovoril ......... Ale ja som stále nasledujúce chyba Error: (vsetkym-3033) ../../ddr2_ctrl_auk_ddr_sdram.v (250): konkretizácie "auk_ddr_controller 'zlyhalo. Dizajn prístroja nebol nájdený. Ja používam v Verilog, a to nebolo vytvorené v modeli Verilog Namiesto toho je generovaný vo VHDL

 

[odeafeiner]

Dobrý deň, ak budete postupovať užívateľ cech, malo by byť žiadny problém. Jedna vec, ktorú potrebujete, aby ste sa uistili, že nebudete používať DDR2 syntézu súbor, keď to urobíte simulácie. mali by ste používať xx.vo (simulácia) súbor nie je xx.v (syntéza) súbor. Spomínam si, "auk_ddr_controller" je pre syntézu.