nejaký problém o vstupné a výstupné meškania meškania

[jinruan]

hi guys,
kto mi povedať, ako sa vysporiadať so nasledujúcom prípade?

Mám dve hodiny clk1 a clk2 v mojom návrhu,
clk1 je vstupný signál a clk2 je bránou hodiny, Input1 a Input2 sú relatívne vzhľadom na
clk1 a input3 a input4 sú relatívne vzhľadom na clk2, ako môžem definovať vstupné oneskorenie?
aj definovať ako belows, ale nevyšlo to:
set_input_delay 5,0-hodiny clk1 (Input1 Input2)
set_input_delay 20,0 hodiny-find (pin "SYNU0/U1/clk2") () input3 input4

v čom je problém?

 

[honeyxyb]

mali by ste definovať clk2 ako hodiny.

 

[jinruan]

Mám clk2 definovať ako hodiny (ale to je interná pin),
ale to sa nepodariltázka je, keď hodiny bránou hodiny (to je vnútorná pin, inými slovami, nie je to výstup na vrchol modulu), ako možno definovať aj vstup | výstupného oneskorenie tejto hodiny?

 

[spauls]

sú u čoraz kompilácii chybu alebo logické chyby?

 

[jinruan]

to znamenať, že nemôže nájsť čas "clk2"

 

[eda_wiz]

jinruan Napísal:

hi guys,

kto mi povedať, ako sa vysporiadať so nasledujúcom prípade?Mám dve hodiny clk1 a clk2 v mojom návrhu,

clk1 je vstupný signál a clk2 je bránou hodiny, Input1 a Input2 sú relatívne vzhľadom na

clk1 a input3 a input4 sú relatívne vzhľadom na clk2, ako môžem definovať vstupné oneskorenie?

aj definovať ako belows, ale nevyšlo to:

set_input_delay 5,0-hodiny clk1 (Input1 Input2)

set_input_delay 20,0 hodiny-find (pin "SYNU0/U1/clk2") () input3 input4v čom je problém?