# meškanie RTL

V

vlsi_fanatic

Guest
nazdar,
môže mi niekto povedať, ako sa model meškanie RTL?

vďaka

 
Got tohto dokumentu.
http://www.sunburst-design.com/papers/CummingsHDLCON1999_BehavioralDelays_Rev1_1.pdf
Existujú nejaké ďalšie užitočné dokumenty o www.suburst-design.com.Pozdravy,
Jarod

 
hi vlsi_fanatic,

Nie som si istý, čo vlastne u opýtať.

V Verilog aj model RTL meškania týmto spôsobom:---------------------------------------------
Vždy @ (posedge hodiny)
b <= # 1, / / pre synchrónny designprideliť c = b / / pre asynchrónne design

------------------------------------------

uvidíte b = a c = b u 1ns odkladu po tom, čo posedge hodiny.Tento kód je stále synthesizable, # 1 budú ignorované nástrojmi na syntézu, pretože to nie je skutočná oneskorenie phsically.hope i odpoveď ur pochýb.

pozdravy,
chytrý

 
# Meškania budú ignorované syntézy nástroje, ako u povedal.Ale keď ja chcem určitým oneskorením potom Ako to?

 
vlsi_fanatic Napísal:

# Meškania budú ignorované syntézy nástroje, ako u povedal.
Ale keď ja chcem určitým oneskorením potom Ako to?
 
# Meškania sú nevyhnutné, RTL, keď v projektoch sú modely správania non-logických obvodov, napríklad pamäť.V pamäti behaviorálna modely sú nastavenie, pridržte, využitie a ďalšie časové kontroly.Jediným spôsobom, ako poskytovať tieto časové požiadavky sa používajú # meškanie.
Ďalšou výhodou mať # meškanie je overenie design by priebehov stále jednoduché.

 
To nie je v omeškaní RTL.môžete pridať body společenstvo bufferu v obvode, ak si prajete nejaké oneskorenie pri syntéze.

 
Ahoj, marksile

Iba synthesisable RTL kódovanie Nechcem prompt meškanie.

Prečo sa pridať bufferu pri syntéze??

 
Ahoj díky za odpovede, ale za tejto situácie.Som modelovanie dopravnej signalizácie.Meškanie a RR GY meškanie nemusia byť rovnaké.Takže, ako môžeme tento model?Mám na mysli, ak obe svieti červeným môžu byť len predpokladám x časové jednotky.a G Y trvá y časové jednotky.Ako sa tento model?

 
hi VLSI fanatik,
na dosiahnutie presné meškanie, beh u pultu a po dosiahnutí ur vyžadované žiadne z hodinových cyklov, aby približný changes.its jednoduché, ale já dont vedieť, či som odpovedal ur otázku.

 
Mali by ste používať bez meškania blok-forma v non-bloku hodnotenie, ako sa
y <= # oneskorenie a b;
a používanie skupinových meškanie formulár paličkovým hodnotenie alebo postúpiť, as
# Meškanie y = a b;
ak nie, možno sa stretnete s nejakým problémom v niektorých simulátoroch.

 
Správny spôsob, ako dosiahnuť presne oneskorenia pomocou pultu.Vo Vašom príklade môžete použiť jeden couter, kedy dosiahne hodnoty x spôsobiť udalosť (R na R), kedy dosiahne y spôsobiť iná udalosť (G Y).

 
RTL oneskorenie nie je podpora syntézou nástroj, ale je možné definovať časové oneskorenie vo vašom načasovanie obmedzovať súbory pre syntézu a rozloženie toku.

 
JesseKing Napísal:

Mali by ste používať bez meškania blok-forma v non-bloku hodnotenie, ako sa

y <= # oneskorenie a b;

a používanie skupinových meškanie formulár paličkovým hodnotenie alebo postúpiť, as

# Meškanie y = a b;

ak nie, možno sa stretnete s nejakým problémom v niektorých simulátoroch.
 
Hi vlsi_fanatic,
Meškania sú ignorované v syntéze.
Vo vašom prípade, keď chcete ovládať niektoré udalosti, môžete použiť čítače.
Môžete použiť automat také zvláštne svetlo, ktoré bude pre zapnutie / vypnutie v niektorých najmä štátne, a štátna prechod možno vykonať pomocou prepážok.
Pre stroj napríklad štát zostane v stave "Green_state" pre 100 clks a výstup "Green_out" bude uplatňovať v tomto stave, a tak ďalej.

Pozdravy,
Jitendra

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top