Môžem použiť Hotovo signál v FPGA obnoviť svoj návrh

[Vonn]

Vďaka Bohu! Nakoniec som to caaaaaaaaaaatch: lol: Pracuje s UCF obmedziť: INST "meno signálu" INIT = hodnota, problém bol, že môj kód je založený MFŠ tak som definoval súčasný stav a ďalšie štátne žabky s nulami môjho iniciatívy (reset ) stav je definovaný ako nula v kóde! Ale keď som sa zmienila na syntetizátorové správy som našiel statment: (MFŠ bol realizovaný ako one-hot) V jednu horúcu, napríklad Ak máte päť štátov, ale creats 5 f / fs a kódovanie je 00001 00010 00100 01000 10000 áno, nie je tam žiadny "00000" Štát a všetky moje snaží sa inicializovať nulami! To je všetko, ja len chcem podeliť s vami, a tiež chcem poďakovať vám všetkým za vaše príspevky ... Viva elektróda

 

[speedoak]

je possiple, ale ja donot Odporúčam, vždy som použiť iba Dané ako stavového signálu, podpísaná musí byť pullled až o 330 Ohm resister na VCC prípade využitia vritex časť. donot skrutku tento signál.

 

[thedog]

Ak používate Xilinx zariadenia stačí pridať nasledujúce vašej RTL, kde si vyhlásiť, prepadne sa snažíte nastaviť na určitú hodnotu INIT. Napríklad v Verilog: reg [03:00] your_flop / * syntéza xc_props = "init = C" * /; your_flop by mala byť inicializovaná na 'HC po konfiguráciu. thedog

 

[Jackwang]

Ja nespĺňajú túto otázku, keď som bol s použitím čip. ale myslím, že môžete využiť resetovacie obvod s dlhým resetu. a myslím, že programovanie pre FPGA by nemali toľko času. Ak nie, môžete využiť paralelné programovanie, ktoré môžete uložiť programovanie čas. skúsiť.