Môžem použiť Hotovo signál v FPGA obnoviť svoj návrh

V

Vonn

Guest
Iam pomocou Sparatn II 200 pripojený k XC18V02 som založil, že programovanie pre FPGA trvá dlhú dobu, takže som prišiel o hlavného reset ... Otázka znie: Je možné použiť hotový signál vnútorne obnoviť svoj dizajn?
 
nie je tak jednoduché. Ak chcete urobiť musíte loopback tento signál vnútri FPGA, v skutočnosti ide Done vysoké, keď je zariadenie nakonfigurované corretly. Xilinx sayd, že po môže tento pin inak, ak nechcete ochutnať tento signál máte zariadenia všetkých čias Reet. Myslím, že lepšou voľbou je použitie funkcie spustenie. Je makro, ktoré môžete konkretizovať v rozdeľ. Pozrite sa do manuálu, ako sa Xilinx use.Bye. G.
 
Myslím, že je to možné. Jednoduchý logický obvod je potreba mimo FPGA, na výrobu riadnu lehotu na vykonanie (myslím, že oneskorenie môže byť malé, nie viac ako dva alebo tri hodinové cykly) a potom si myslím, Hotovo môže byť dobrým zdrojom pre robenie toto. Takže myslím, že môžete pridať jednoduchý CPLD k tabuli a urobiť dobrý signál reset z Hotovo. Osobne som nepoužil spustenie až teraz, ale sme použili Hotovo signál reset zdroje v našich obvodoch.
 
Môžete použiť HOTOVO signál Reset riadiť IC, ako je Maxim MAX6387. Výstup MAX6387 je 140 ms oneskorenie impulzov k nastavenie nového PLD.
 
Ahoj, použite GTS a GSR pre inicializáciu u'r systém. BRM
 
Ahoj brmadhukar, Môžete mi vysvetliť, viac ako používať GTS a GSR v inicializácii môj návrh, ak máte odkaz na pdf alebo ukážkový kód, ktorý bude lepší
 
pre FPGA itselft, bude automaticky po obnovení konfigurácie. nie je potrebné ju liečiť užívateľom.
 
Nemyslím si, že áno, po konfiguráciu je nutné ovládať svoj kód reset (ako si myslím) ... Som založil väzbu, ktorá môže byť použitá v UCF inicializovať svoje signály hodnoty, formát takto INST "meno signálu" INIT = hodnota;
 
[Quote = ydao] pre FPGA itselft, bude automaticky po obnovení konfigurácie. nie je potrebné ju liečiť užívateľom. [/quote] Áno, súhlasím s you.When Dané ide vysoká, má všetkých užívateľov logiku FPGA preč do jeho intial hodnoty.
 
To je spôsob, ako generovať reset signálu v FPGA po kompletnej konfigurácii. (Pozri odpoveď Xilinx Záznam # 14425 pre ďalšie podrobnosti) - vytvárať interné resetovacie signál rstin '0 ', C => clkin, Q => OUT1, S => '0'); flop2: FD port máp (D => OUT1 , C => clkin, Q => OUT2) flop3: FD portu mapa (D => OUT2, C => clkin, Q => OUT3) flop4: FD portu mapa (D => OUT3, C => clkin, Q => OUT4) - config_rst bude tvrdil po dobu 3 hodinových cyklov. config_rst
 
Ahoj wufengbo, ste povedal, že "Až budete hotoví, ide vysoká, má všetkých užívateľov logiku FPGA preč do jeho intial hodnoty" Myslím, že sa stane, keď dáte počiatočné hodnoty, ako obmedziť v UCF Ak nie, ako ovládať tento počiatočný hodnota? Tiež ide o to, čo elektrom povedal, bola zameraná na odpoveď Xilinx Virtex II rodinu pomocou DCM Bohužiaľ môj návrh je práca s Spartan II 200
 
Ak nemáte inú globle resetovanie vášho návrhu, myslím, že jediný spôsob, ako ich nastaviť INIT attribute.But, ak máte iný globle reset vo svojom návrhu, počiatočná hodnota je to, čo je uvedené v reset condition.For napríklad v nasledujúcich kód, počiatočná hodnota pre "your_signal 'je HIGH.In predvolenom nastavení sú všetky registre hodnota je nízka. Vždy @ (posedge CLK alebo negedge reset_b) začať if (! Reset_b) začať your_signal
 
Problémom je, že aj inicializácia obmedziť, ktorá je INST "meno signálu" INIT = hodnota; nefunguje! Neviem, prečo? Prečítal som na tejto stránke: http://toolbox.xilinx.com/docsan/xilinx5/data/docs/xsi/xsi0072_12.html , že pokiaľ ide o nastavenie INIT atribút Než budete môcť použiť INIT atribút Je tiež potrebné upraviť Synopsys inštalačný súbor, ktorý býva v: $ XILINX / Synopsys / examples / template.synopsys_dc.setup. Zmeňte nasledujúci riadok v tomto súbore. edifout_write_properties_list = "instance_number \ pad_location časť" nový riadok, po zmenách, sa javí takto. edifout_write_properties_list = "instance_number \ pad_location časť" "INIT" Nemôžem nájsť miesto, ako Iam pomocou ISE 6.1.03 a keď som hľadal v Xilinx zložke som nenašiel podobný súbor? každý subjekt vie, ako tento problém vyriešiť? každý subjekt urobil prakticky?
 
Ahoj Vonn, nemusíte pre pripojenie internej reset na niečo získať známu hodnotu po zapnutí. Vaša FFS bude môcť, až do známeho stavu, ktorý je rys FPGA, ktorý chcete použiť: roll:. Začnime od nuly: 1) Ani premýšľať o použití GSR / GTS, nie doporučený Xilinx vo veľkom prevedení kvôli interným šírenie meškanie týchto signálov, Crap. 2) Ak si len chcete inicializovať svoje FFS do známeho stavu ... napísať vo VHDL / Verilog "náležite 'a nástroje v Synplify / Leo a ISE) urobí prácu za vás. 3) Ak chcete získať počiatočné hodnoty, ktoré nepotrebujete INIT veci vo vašom UCF (môžete urobiť, ale je dvojaký práce) 4) Definujte signál s názvom niečo ako 'areset' v hornom modulu a zakaždým, keď popisujú synchrónny proces, použiť ako: Ak areset = '1 ', potom O1
 
To je logické riešenie, ale problém je, že keď som sa snažil urobiť synthizer mi dáva asi 200 varovaní a odstraňuje mnoho signálov z môjho návrhu, nakoniec kritizoval mapovanie dokončiť? :: Nie k záveru: Problém je nasledujúci: Potrebujem na počiatočné registrov vo svojom dizajne počiatočnej hodnoty pri zapnutí som sa snažil o GSR a instantiationof STARTUP_SPARTAN2 komponentov výsledok: Nepodarilo Snažil som sa použiť tak, ako je uvedené maestor výsledok: Realizácia zlyhala Navrhované riešenie: Je použitie obmedziť v UCF na začať svoju signálov hodnôt problém: Ja neviem, prečo nefunguje? možné je treba nastavenia alebo nejakú vec iný? Nástrojom: ISE6.1 Môžete zanechať komentár!
 
V skutočnosti, Xilinx je nová metóda je wan a TOC. ROC: reset na konfiguráciu. TOC: Tri-stáť na konfiguráciu.
 
Ahoj, ja myslím, že ROC a TOC moduly sú behaviorálne modely, takže syntetizátor bude optimalizovať ich. Ospravedlňujeme sa Vonn, majú u simulované váš návrh vôbec? Ak áno, ako sa u vášho správania genenerate To RST? Dalo by sa použiť komponent ROC prešla na Vás "rst" a zistiť, či váš testbench ešte prejde. Dalo by sa tiež odoslať varovanie dostanete v kroku syntézy ... takže môžeme pomôcť izolovať problém ... Sa u použitia XST ako súhrnné nástroje, pretože je naozaj blbosť, a to aj v bode 6.1 stále chýba z mnohých vecí, ktoré sú k dispozícii v Synpl! FY alebo CEZ! Sion, tak by som navrhnúť použitie iného súhrnné nástroje, čo sa stane .. . Dajte nám vedieť, ako sa u dostať na ... : D-maestor
 
Som ste študoval docs od firmy Xilinx, zistíte, ako roc a TOC prejaví. Pre evidenciu, budú P & R nástroje vané resetu a písať takéto informácie pri generovaní bitových súborov. Nemusíte sa liečiť sami seba, ale je nutné použiť reset štýl, syntéza a zaviedli nástroje, ktoré by mohli Cvičenie rozp.
 
To, čo som chcel s ROC / TOC zložiek, ktoré ... pri syntéze a implementácii, bude to signál obnoviť použiť vyhradenú globálnej tri štátne siete a nebudú používať miestne smerovanie zdroje ako X! Linx by som. : Roll: Ale ROC / TOC nie je niečo, čo môžete vidieť v FPGA (možno ho nájsť v editore FPGA), to len pomáha designer simulovať dizajn a donútiť ho / ju napísať kód, ktorý HDL syntetizátor bude rozumieť, a preto mapa, ktorá "obnoviť" linka do vyhradenej logiky čipu. -Maestor
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top