Každý, kto mi pomohol o SoC Encounter

[univer_solar]

Zdravím všetkých, ja používam PKS nástroje Cadence syntetizovať projekt horného modulu. To je v poriadku a vytvárať netlist.v. Ale keď som použiť SoC Encounter čítať tento netlist súbor sa nezdá, zomrieť ako veľkosť ako generál. Neviem definovať floorplaning za to. Je to dávať chybové hlásenie. Pls pomôžte mi. Vďaka

 

[guzhal]

Ale keď som použiť SoC Encounter čítať tento netlist súbor sa nezdá, zomrieť ako veľkosť ako všeobecné nie som schopný pochopiť, čo znamená "zomrieť ako veľkosť všeobecne znamená" .. Môžete vysvetliť, čo presne chyba jeho predstavení ...

 

[varun]

obráťte sa na AE stretnutie SoC, odkazujú na niektoré univerzite návody na SoC stretnutie, ktoré ASIC Sebatian Smith pomôže

 

[vlsi_whiz]

Keď syntetizoval svoje netlist, som u ciele návrhu na ASIC technológii, ako sú knižnice TSMC 90nm a 180nm? Mohli by ste tiež po presnej chybové hlásenie, ktoré dostávate od SoC? Všeobecne platí, že po syntéze pomocou BuildGates alebo PKS, píšeme nové netlist ako súbor Verilog. Tento netlist je dovezený do SoC zadaním std bunky knižnice, načasovanie knižnice a ďalšie informácie. Po dokončení importu sa okno SoC Zobraziť blok, tj základný priestor len spolu s návrhom ako súbor blokov (to záleží na váš návrh hierarchie). . Teraz definujeme veľkosti jadra, jadro, aby vzdialenosť IO, atď Odporúčam vám prejsť tutoriál na týchto stránkach: ~ http://www.csee.umbc.edu/ reza2/courses/418/Tutorials / Lab2.php.html