Je to správny spôsob, ako navrhovať FPGA na rozhranie DRAM?

[FrankCh]

Ahoj, tam som ja návrhu FPGA s DRAM rozhranie, ktoré využíva 160MHz hodiny. Hodinový cyklus je 6ns po simulácia gate úrovni s DRAM modelom a FPGA netlist na môj návrh, som si uvedomil, že meškanie propagácia IO pad a RAM sa sčíta vyššia ako 6 NS, ako výsledok, pri čítaní t_CAS nastavený na 2 , som len vidieť údaje stabilný tretej hodiny okraji miesto druhej. Zo simulácie Zdá sa mi, ja budem hrať trik vzoriek údaje o tretej hodiny, ale nechcem ísť nekonvenčné. Je to správny spôsob, ako robiť veci v FPGA DRAM design? Aké sú úskalia? Vďaka vopred.