Aug 24, 2011 #1 K khaila Guest Raz som si všimol, že pult 4 bit realizovaný v zatiaľ VHDL. . Signál proti: integer rozmedzí 0 až 15;. . elsif clk'event a CLK = '1 'potom. pult
Raz som si všimol, že pult 4 bit realizovaný v zatiaľ VHDL. . Signál proti: integer rozmedzí 0 až 15;. . elsif clk'event a CLK = '1 'potom. pult
