ihave chyby {času vo VHDL kód,}, (Môže mi niekto pomoct)

[sherifhansol]

Vždy je pre mňa chyba v tom, že kód a môže mi niekto pomôcť is dávať iné kódy pre časovač knižnice IEEE, použitie IEEE.STD_LOGIC_1164.ALL, použitie IEEE.STD_LOGIC_ARITH.ALL, použitie IEEE.STD_LOGIC_UNSIGNED.ALL, osoba časovač port ( Vstup: v std_logic, výkon: Nie je čas), koniec času, architektúra správanie časovača je začať P1: Procesné premenné time_elapsed: čas: = 0ns, počkajte, až začnú input'event a vstup = '1 '; slučke čakať, až (vstup " udalosť a vstup = 0 "); time_elapsed: = input'last_event, výstup

 

[mendozaulises]

Ste vyhlásil niečo v citlivosti zozname procesov P1. Myslím, že vstup musí byť zahrnuté do zoznamu citlivosti. Aké ďalšie chyby sa vám darí?

 

[nand_gates]

Nie je jasné, čo je jeho zámerom je ur? Ak chcete merať čas medzi dvoma nábežnej hrany signálu InOut potom tu je kód!

 knižnica IEEE, použitie IEEE.STD_LOGIC_1164.all, použitie IEEE.STD_LOGIC_ARITH.all, použitie IEEE.STD_LOGIC_UNSIGNED.all, osoba časovač port (vstup: v std_logic, výkon: Nie je čas), koniec času, architektúra správanie časovača je signál TIME1, TIME2: čas: = 0 ns, začne P1: Proces (vstup) začať if (input'event a vstup = '1 '), potom TIME2

 

[gck]

Kódu uvedeného na meranie času medzi rastúci a klesajúci hrany použitím teraz nie je synthsizable. je potrebné použiť niektoré referance vyššiu frekvenciu hodín, pre časovanie meracie,

 

[xstal]

Ahoj, myslím, že sa chce merať čas medzi rastúcim a zostupné hrany na vstupe. tj šírky na vysokej pusle vstupe.

 knižnica IEEE, použitie IEEE.STD_LOGIC_1164.all, použitie IEEE.STD_LOGIC_ARITH.all, použitie IEEE.STD_LOGIC_UNSIGNED.all, osoba časovač port (vstup: v std_logic, výkon: Nie je čas), koniec času, architektúra správanie časovača je začať P1: Proces (vstup) variabilné čas1, TIME2, time3: čas: ns = 0; začať if (input'event a vstup = '1 '), potom TIME2: = teraz, elsif (input'event a vstup = 0 "), potom TIME1: = teraz, time3: = TIME2-TIME1, koniec v prípade, výstup