Hodiny v období obmedzenia ise9.1

[shahzad ahmad]

plz povedať, ako sa môžem naučiť stanoviť obmedzenia doby hodín

 

[banjo]

Môžete nastaviť hodiny obdobie obmedzenia v súbore UCF dole je priame kopírovanie z jedného z mojich súborov UCF beží pod ISE9.1 časť UCF je posunuté do ##### s. Tento FPGA má početné vnútorné hodiny beží na rovnakej frekvencii, ale rôzne fázy. Každý z nich najskôr pridelený k spoločnej skupine "dutclk". Potom TIMESPEC obmedzenia určuje časové obmedzenia, ktoré budú použité na všetky tieto hodiny. Pomocou tohto obmedzenia môže byť nástrojom Xilinx čas všetkých sychron. Logika použitie týchto hodín. Bude to buď robiť časovanie, alebo dostanete chybové hlásenie oznamujúce, kde je problém oblasti. Z nižšie uvedeného príkladu, môžete sa pozrieť do zostávajúcich informácií, ktoré by ste mohli potrebovať pri obmedzení príručke, ktorá je v súboroch Pomocníka. NET ########################### "dqr_clk" TNM_NET = "dutclk", NET "dqsr_clk" TNM_NET = "dutclk", NET "dqw_clk "TNM_NET =" dutclk ", NET" dqsw_clk "TNM_NET =" dutclk ", TIMESPEC" TS02 "= obdobie" dutclk "2.4 ns VYSOKÝ 50%, # 433 Mhz ############### ############ tu

 

[echo47]

Pozri "obdobie" položky v ISE "obmedzenia Guide". Ukazuje niekoľko spôsobov, ako platiť obmedzenia pre svoj projekt. Banjo demonštroval metódy UCF. Tu je jednoduchý Verilog proti projektu s obmedzením času obdobie, ktoré je uznané XST.

 modul hornej (CLK, počet), vstup CLK / / syntéza atribútu OBDOBIE CLK "50 MHz", výkon reg [07:00] count = 0; Vždy @ (posedge CLK) počítať

 

[banjo]

Áno, môžete vložiť tieto obmedzenia vo Vašom codeas Verilog, ako echo47 opísal. Táto metóda funguje, a je ten Xilinx často snažia tlačiť. Táto metóda má veľkú Jasne. Všimnite si, že obmedzenie je zasadený do komentára! Viac ako raz, a to buď sám, alebo čo-robotník má drobné zmeny v kóde a editted či odstrániť niektoré pripomienky iba zistiť, že už mades načasovanie. Dôvodom je, že sme omylom odstránený syntézy atribútov. Presnejšie povedané, sú komentáre by nemala obsahovať nič, čo vyžaduje zákonník práce alebo systému. Výroba komentáre "funkčné" časti kódu v rozpore s ich účelu. Ak použijete túto metódu, zvážte veľké varovanie týkajúce sa týchto atribútov varovať ostatných čítanie kódu. Mám jazvy ako príklad, čo sa stane, keď to tak nie je.

 

[echo47]

Nemám sa, že chybu (yet!) Áno, "/ / syntéza prívlastok" metóda je bizarné a neprenosné. Používam ju, pretože som radšej ukladám svoje celej konštrukcie v jednom súbore, ak je to možné. Ako sa cítite o použití oficiálnych Verilog 2001 atribútov? (Pozri bod 3.8 IEEE Std 1364-2005.) Som niekedy použiť, aj keď si myslím, že vyzerajú škaredo, poplietol môj odsadenie. Xilinx ISE je podporuje. Príklad:

 modul hornej (CLK, count), (* obdobie = "50 MHz" *), vstup CLK, výstup reg [07:00] count = 0; Vždy @ (posedge CLK) počítať