E ako overenie jazyka v porovnaní s ostatnými

[vijaymails]

Dobrý deň môže niekto poslať systém Verilog učenie matirials.

 

[foy]

Vyhľadávanie "systém Verilog", nájdete ich

 

[aji_vlsi]

[Quote = vijaymails] Ahoj môže niekto poslať systém Verilog učenie matirials. [/Quote] My spoločnosť ponúka SystemVerilog školenia v Bangalore. Tiež som spoluautorom 2 knihy vzťahujúce sa k SV, pozri: www.systemverilog.us HTH Ajeetha, CVC www.noveldv.com

 

[darylz]

SV je váš lepší voľbou

 

[verma.ind]

Dobrý deň môže niekto pomôcť. Moja otázka je, pritom EVC metodiky ERM sme r pomocou sekvencie pre generovanie stimulov a ak si r nepoužívate ERM metodiky ako môžeme vytvoriť stimul? môže niekto mi stručne o tom.

 

[suresh_kvja]

Dobrý deň, je Specman používaný písať kód a skontrolovať e dizajn, ktorý je kadencia. NC-SIM kadencia sa dá použiť na písanie kódu a skontrolujte dizajn v Verilog, VHDL. Obaja Specman a NC-Sim môže byť pripojené na overenie skúšaného objektu. [Quote = Bulma] [quote = lh007] e je overenie jazyk patrí k candence [/quote] Ahoj! Zaujímalo by ma, ktoré Cadence nástroje podporujú "E", spolu s Verilog? [/Quote]

 

[ankit12345]

Nielen s NC, možno tiež použiť U VCS a Modelsim s Specman.

 

[alpeshchokshi]

Specman je prostredie pre jazyk "E" a od kadencie. vzhľadom k tomu, systém Verilog je od Synopsys. používa ako pre navrhovanie a overovanie účelu. Niet pochýb o tom, čím ďalej viac ľudí sa sťahuje smerom k SV, ale napriek tomu e jazyk má vlastný slot na trhu ... tak, ako bude existovať ...

 

[salma ali bakr]

SystemVerilog je teraz podporovaný Cadence, Mentor Graphics a Synopsys Môže byť použitá pre účely konštrukcie aj ďalšie a ďalšie nástroje podporujúce SV a veľa ľudí, ktorí migrujú na to, pretože môže byť použitá aj pre konštrukciu aj to je čím ďalej populárnejší než SystemC prečítať zaujímavé články o SystemVerilog tu: