E ako overenie jazyka v porovnaní s ostatnými

T

Terry007

Guest
hai, guis.I používam ako e overenie jazyk v práci now.I čudovať, koľko ľudí používa ako overovací jazyk?
 
haha, e je overenie jazyk patrí k candence, v skutočnosti, že nájdené verisity. a ja poznám aj veľa ľudí SystemVerilog ako overenie language.so Zaujímalo by ma rozdiel medzi E a SV, a ktorá bude viac pop v budúcnosti?
 
[Quote = lh007] haha, e je overenie jazyk patrí k candence, v skutočnosti, že nájdené verisity. a ja poznám aj veľa ľudí SystemVerilog ako overenie language.so Zaujímalo by ma rozdiel medzi E a SV, a ktorá bude viac pop v budúcnosti? [/quote] zaujímavý vtip!
 
počul C.. lol. BT wth je E [:(]... temme viac ... thx [;)]
 
mnohé veľké firmy používajú e.it to ako C, dôležité nie jazykoch, overovacie metódy
 
niektoré spoločnosti sa chystá presťahovať do SV, ale už mnoho testovacích súprav zostavený z E. ... Takže E a SV budú existovať na dlhú dobu myslím.
 
e je overenie, jazyk používaný v Specman elitou, aby na vysokej úrovni RTL overovania návrhov a analyzovať funkčné pokrytie. Je to vlastnosť Cadence, a je v procese bytia štandardizované ako IEEE 1647. Snaží sa zabezpečiť vysokú úroveň znova z použitia ", alebo EVC" Komponenty e overovania ". (En.wikipedia.com)
 
Ľudí, nedávno, SystemVerilog získava značnú dynamiku pri overovaní svete. Chcel by som povzbudiť všetkých, aby sa to naučiť, pretože veľa guru je zálohovanie, a budem vidieť, že nahradí Verilog, VHDL a E v nasledujúcich niekoľkých rokoch. Dúfam, že to pomôže.
 
Áno, SystemVerilog je populárnejšie ako e teraz, ale myslím, že e bude mať kúsok miesta v furture, pretože e je profesionálny overenie jazyka, a bude používať viac overovanie inžinier ak sa otvoriť e-kódu a používať zadarmo.
 
[Quote = lh007] e je overenie jazyk patrí k candence [/quote] Ahoj! Zaujímalo by ma, ktoré Cadence nástroje podporujú "E", spolu s Verilog?
 
E je jeden z najpopulárnejších jazykov, overovanie aj dnes ....
 
Nástroj je specman, môže pracovať s NC, ak máte záujem, môžete pripojiť miestne zástanca candence, a tento nástroj nie je zadarmo, licencia cena nie je lacné!
 
Tak tu niekto používa E v nástroji NC? Ako to funguje? Takže môžeme zostaviť a simulovať design kód (písať Verilog) a testbench kód (písať E) v rovnakom nástroji v rovnakom čase? Vďaka za každú odpoveď!
 
ano .... NC môžu byť integrované s specman. Použil som ju a dostal výsledky Verilog .... dokonale ... Som overil malý procesor
 
Čo je Specman je prekladač pre E-jazyk alebo čo? je to Linux alebo Windows i kadenciu, ktoré nástroj podporuje E-jazyk a aký je rozdiel medzi Specman a také kadencia nástroje
 
specman elita je nástroj, ktorý veristy získa kadencie. takže je to kadencie nástroj. e je použitého jazyka. Namiesto písania od Verilog / VHDL testbench človek píše ae bsed overovanie prostredia, pretože je jednoduchšie v porovnaní s HDL a získané pokrytie je oveľa lepší, než HDL na .. Srinivas
 

Welcome to EDABoard.com

Sponsor

Back
Top