Dotaz na prevádzkovateľa Verilog + +

[feel_on_on]

Príklad: y = a + b + + C + + d + + x, kto mi môže povedať, čo operátor + +? "+ +", Znamená to, čo na Verilog? Vďaka

 

[carrot]

Ahoj, Hope "+ +" by malo byť zvýšenie operátora.

 

[echo47]

To je chyba syntaxe v Verilog. To nemá žiadny operátor + +. SystemVerilog a C + + poskytujú zvýšenie operátor, ale je to unární operátor, takže by napríklad ešte chybu syntaxe.

 

[feel_on_on]

sa Verilog-použitie "++"? ... Potom simulovaný s NC-Verilog. Žiadna chyba bola hlásená!

 

[echo47]

Ale počkajte Verilog možno interpretovať takto, čo je legálne! Y = a + b + + C + + d + + x, y = a + b + + C + + d + + x, y = a + b + (+ c) + (+ D) + (+ x), y = a + b + c + d + x, ModelSim (možno nesprávne) odmieta + b + + C + + d + + x, ale Xilinx XST kompilátor prijíma ako A + B + C + D + X. Unární '+' je zriedka použitý, a zdá podozrivé tu. To by mohlo byť jedným z tých záludné otázky na pohovoroch. To ma dostal! : Oops:

 

[darylz]

niekto môže vysvetliť to pre mňa? y = a + b + + C + + d + + x;

 

[rakesh448]

+ + Operátor v Verilog je chyba, že nemá taký operátor + + podporuje C a systém Verilog

 

[bharat_in]

Som Súhlasím s echo47, môže "+", aj ako unární operátor v Verilog a ako to unární operátor má vyššiu prioritu ako binárna "+", operátor, vaše vyjadrenie bude pracovať ako vysvetlil echo47. Dobrá otázka ...