DDR2 radiče stiahnutie na palube problém?

[verilog_always]

Dobrý deň, v kóde som napísal ja nie som schopný dostať z wdata_req DDR2 radič, takže vždy ostáva v stave 1. prečo sa to deje? Nižšie je vodič, ktorý federálové na radič DDR2 IP jadra a potom k FPGA. Vo výstupe som sa dostať z wdata_req DDR2 a nie som schopný sa pohybovať iného štátu s0: Začnite štátu

 

[adamsogood]

sú u cielenie Xilinx čip a metódou MIG nástroje? aké IP, ktorý používate? Moja skúsenosť je, že DDR žiadosť nebola vzorky jadrom IP DDR.

 

[verilog_always]

Som zameraná Stratix II zariadení, základných IP alter

 

[cfriend]

1. Čo ste použili je example_driver? 2 Ako sa dostanete na "wdata_req" štátu? od signaltap? 3 Ako o local_ready signál? 4 Máte DDR2 radiče IP licenciu?