Ako vytvoriť SDF & VHDL netlist pre ModelSim SE 5.7

[Goodman]

Ako vytvoriť SDF & VHDL netlist pre ModelSim SE 5.7x v Xilinx ISE5.1i?

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plač alebo veľmi smutný" border="0" />Kto sa môže učiť?
Ak máte nejaké info doc, prosím, povedzte mi!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Veľmi Happy" border="0" />Hezký den!<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Veľmi Happy" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Veľmi Happy" border="0" />

 

[Ohh]

Potom, čo ste urobili miesto a trasa krok v Xilinx ISE, môžete vytvoriť netlist a SDF súbor pre načasovanie simulácie s ModelSim XE.To možno ľahko vykonať double-kliknutím na príslušné menu na ľavej-strane.Príručka poskytuje Xilinx tiež opisuje, ako to urobiť.

 

[simon2kk]

V Xilinx ISE 5.1i, double-kliknite na "Vytvoriť Post-Place & Route simulačného modelu".To bude generovať sdf a VHDL pre ModelSim.

simon2kk

 

[Goodman]

Mám nový problem.when som vytvoril SDF a netlist, ale ako vytvárať
knižnica SpartanII FPGA pre ModelSim SE.

<img src="http://www.edaboard.com/images/smiles/icon_lol.gif" alt="Laughing" border="0" />Môžem vytvoriť knižnicu Altera FPGA, ale nevím, tok knižnice Xilinx FPGA pre ModelSim SE.
Ak je niekto mať ľahký spôsob vytvárania SpartanII knižnice, Plz help me

<img src="http://www.edaboard.com/images/smiles/icon_exclaim.gif" alt="Exclamation" border="0" />thx!

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

 

[Ohh]

Ak nechcete použiť ModelSim Xilinx Edition, musíte mať knižnicu s názvom simprim, ktorá je povinná plniť post-P & R času simulácie.

 

[arena_yang]

Typicky, integrovaný všetkých predajcov FPGA 'rozvoj enviorement všetko automaticky generovať *. sdf súbor a nový *. vhd súbor, ktorý obsahuje konkrétne údaje FPGA zariadení a časové oneskorenie informácie apod.vhd

V ISE5.1/2i bude generovať súbor ako mydesign_ timesim.
Vhd

Takže ak chceme simulovať post-design, mali by sme stačí pridať * timesim.vhd a testbench súbory v ModelSim.

A samozrejme by sme mali pridať zariadenie do knižnice info ModelSim, In ISE5.1i/2i, prejdite do adresára \ bin \ nt, spustite "compxlib-help", zistíte, ako zostaviť zariadenie lib do ModelSim.

BTW: Vie niekto, ako zostaviť Altera zariadenia lib do ModelSim?

 

[kil]

Ahoj všetkým,

po vygenerovania post miesto a trasa timingfiles (*. sdf a *. VHO) po tom, čo sú kroky pre simuláciu pre načasovanie pomocou testbench.musím zmeniť akékoľvek úpravy v testbench na post P & R časovania simulácie testbench, ktoré som napísal pre simuláciu purpsoe.pozdravy
kil

 

[deepakagarwal]

žiadne nemáte zmeniť svoje skúšobnej stolici pre obdobie po par ..... stačí zavolať. sdf súbor modelu sim .... postup nájdete v ponuke Pomocník ...coz to záleží na vašej verzii .... dajte mi vedieť, ak r stojí nejaký problém po tom, čo robíte ....

 

[FLEXcertifydll]

U môže generovať SDF a netlist súbor Thro "Vytvoriť Post-Place & Route simulačného modelu".
A U možno nájsť post-simulačné knižnice v ISE inštalačného adresára.

 

[rad]

Som stojí trochu špecifický problém.
Chcem urobiť miesto miesto a spôsob simulácie pre môj návrh určený pre Xilinx Virtex 4.
I am using ISE 10.1, mám vytvorený post miesto a trasa model (_timesim.v) a sdf.
Tiež som generované simprim knižnicu pomocou ISE pre ModelSim 6.1d.
Kým kompilácie, moduly (testbench, uut a glbl) sú zostavované bez chýb.Tiež modulov definovaných v knižnici súboru 'simprims_ver_source.v' sú spracované aj úspešne.
Ale keď sa snažím načítať môj najlepší modul, potom som si naozaj špeciálne chyby:
** Fatal: (vším-3365) C: / Modeltech_6.1d/examples/gentest_timesim.v (27344): Príliš veľa portov.Očakávaný 5, nájdených 14.
Videl som linky číslo 27344, to je ako:
X_LUT4 # (
. INIT (16'h32C8),
. LOC ( "SLICE_X36Y141"))
\ R1/module_ktorpvc/lula/m2/eindxdash <2> 6811 (
. ADR0 (\ r1/module_ktorpvc/lula/m1/c4 [13]),
. ADR1 (\ r1/module_ktorpvc/la/rr1/endm_7673),
. ADR2 (\ r1/module_ktorpvc/c),
. ADR3 (\ r1/module_ktorpvc/two_7672),
. O (\ r1/module_ktorpvc/lula/m2/eindxdash <2> 681)
);
Ako je vidieť, má vyššie inštancie požiadala o pouhých 5 portov, aj X_LUT4 definícia má 5 portov.Nie som schopný pochopiť, prečo som getting the error "Príliš veľa portov. Očakávané 5, nájdených 14."
Nie som schopný pokračovať, pretože toto.
Prosím pomôžte