Ako spoznať, PLL je uzamknutý

[bigpop]

Ahoj všetci v simulácii, vidím riadiace napätie VCO nájsť, keď PLL zámok. Ale v reálnom kremíka, ako môžem vedieť, kedy je uzamknutý PLL? Existuje nejaký obvod môže detekovať? poďakovať

 

[IanP]

PLL zámok detektor sníma napätie na výstupe fázového detektora .. Pozrite sa na základné fázy detektor - XOR brány .. Keď obaja vstupné signály majú rovnakú frekvenciu a vo fáze výstupu je logická "0" .. Tu sú niektoré príklady: http://www.analog.com/UploadedFiles/Application_Notes/48847293AN_873.pdf S pozdravom, IanP

 

[khouly]

V niektorých reálnych čipu, tam je zámok zistiť okruh, ktoré produkujú digitálny výstup, je to povie, ak u PLL je uzamknutý alebo nie je aj v skutočnom obvode, u Pro kontrolu napätia, ak je stabilný, potom PLL je uzamknutý khouly

 

[butterfish]

Môžete sonda výstup hodiny s oscilografy, obvykle v prípade, že vlny z hodín je stabilná, a frekvencia bod je v poriadku, boli zamknuté PLL, potom môžete merať jitter / fázový šum viac.

 

[amarnath]

Pozrite sa na kontrolu napätia PLL. Zmeny vo VCO riadiaceho napätia by mala byť minimálna (povedzme v poriadku UV). Môžete si tiež vytvoriť jednoduchý zámok detektor, ktorý dokáže prenášať signál, keď locks.Use PLL výstupy PFD pre generovanie signálu zámku Amarnath