Ako spoznať, ak vyhlásenie bude syntetizovaných alebo nie?

[ahmad_abdulghany]

Dobrý deň všetkým,

I'm using VHDL do modelu určitej komunikačný systém, a ja neviem, ktorá veta syntaxe VHDL aj použitie môže byť syntetizovať a ktorý nemôže byť, ako môžem byť istý z nich?

Potrebujem tutorial o tok FPGA od písania VHDL kódu sa na vypálenie na čipe FPGA ...môže mi niekto pomôcť, pokiaľ ide to?

Thanks in advance,
Ahmad,

 

[echo47]

FPGA a softvér, ktorý používate?

Nájdete v dokumentácii k syntéze nástroj, aby ste zistili, ktoré HDL funkcie podporuje.Napríklad, ak používate Xilinx ISE, pozri kapitoly "VHDL Language Support" a "HDL kódovací techniky" vo svojom "XST User Guide".

 

[eva ali Bakr]

Hi Ahmad,
stačí dodržiavať určité pravidlá
a vyhnúť sa písanie niektoré kódy
aby zabezpečili, že ur dizajn nemá závory (napríklad, čo nie je dobré v žiadnom syntéza)
Tieto pravidlá sa líšia v závislosti od softvéru, ktorý používate
ale tam sú vo všeobecnosti tie, ktoré možno sledovať u
aby sa zabránilo malé chyby
čítaj akúkoľvek knihu pre syntézu
tam je: syntéza obvodu s VHDL
pozri tiež "balíky štandardné syntéza" IEEEStd1076.3-1997
"štandard pre prenos register VHDL úroveň syntézy" IEEEStd1076.6-2004

 

[ahmad_abdulghany]

Ďakujem vám echo47 a Salma

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsmev" border="0" />
echo57,

Som v súčasnosti dowloading ISE WebPack 8.2i, já nevím, co ste speeking asi o Vašich navrhol čítanie?čo je XST užívateľská príručka?Salma,

Môžete mi láskavo nahrať uvedené normy IEEE syntéza?

Ďakujem vám všetkým ..
Ahmad

 

[echo47]

XST je názov syntezátoru HDL v Xilinx ISE.Po inštalácii ISE WebPack, by ste mali nájsť XST User Guide v "programové vybavenie Návody" zbierky.

Možno to pomôže začať.Je to môj rýchly návod na vytváranie a budovanie projektu v ISE projekt Navigator:

1.

(I'm using ISE Foundation 8.1i, other versions may work differently).

Spustenie projektu
ISE Navigator
(I'm using ISE Foundation 8.1i, ostatné verzie môžu fungovať inak).
2.

-> New Project
-> enter desired projectname/location -> HDL
-> Next
.

Kliknite na Súbor
-> New Project
-> zadať požadované ProjectName / umiestnenie -> HDL
-> Ďalšie.

3.

.

Vyberte typ zariadenia -> Ďalšie.

4.

to skip the Create New Source
dialog.

Kliknutím na tlačidlo Ďalší
preskočiť Vytvoriť nový zdroj
dialóg.
5.

-> navigate to your Verilog/VHDL source file -> Open
-> Next
.

Kliknite na tlačidlo Pridať Zdroj
-> navigovať do Verilog / VHDL zdrojového súboru -> Otvoriť
-> Ďalšie.

6.

-> Ok
to accept all your project creation settings.

Kliknite na tlačidlo Finish
-> Ok
prijať všetky svoje nastavenia vytvárania projektu.
7.

tab, double-click Generate Programming File
.

Na kartu Procesy,
kliknite na tlačidlo Vytvoriť double-Programovanie súboru.

8.Počas niekoľkých sekúnd (alebo minúty alebo hodiny), mal by syntetizovať (kompilácia) vášho HDL, to miesto-a-cesta, a potom vytvoriť konfiguračný súbor bitového toku, ktorý si môžete stiahnuť do vášho zariadenia.
9.

in the Processes
tab, then expand Place & Route
, then double-click View/Edit Routed Design (FPGA Editor)
.

Voliteľné: Ak chcete vidieť smerovaná čipu, rozbaľte Vykonávať Design
v karte Procesy
položku Place & Route,
double-potom na položku Zobraziť / upraviť Routed Design (FPGA Editor).Chcete-zoom-in, použite Ctrl-Shift-click-drag.Pre zmenšenie stlačte kláves F6.
10.

and double-click Configure Device (iMPACT)
.

Ak chcete stiahnuť bitového toku do FPGA, rozbaľte Generovať Programovanie súboru
a double-kliknite Konfigurovať zariadenia (Impact).Keď začne Impact, možno budete musieť prečítať v jeho dokumentácii, pretože podporuje veľa rôznych spôsobov na stiahnutie.Alebo môžete mať šťastie používať predvolené nastavenia.

 

[ahmad_abdulghany]

Ďakujem vám za vaše echo47 veľmi podrobnú odpoveď

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsmev" border="0" />Ale ja mám iný malý otázku, či môžu ISE WebPack syntézu ASIC CMOS dizajn z môjho kódu VHDL?!

Thank you very much ..
Ahmad,

 

[spray]

1.VHDL: programovanie príkladom a hruškový Douglas je jedným z dobrej knihy vedieť o jazyku VHDL.
Ak chcete byť summerize:
Tento 'IF' statemet je sekvenčná vyhlásenie, tak to spadá pod 'proces'.
Môžeme použiť túto 'IF' výpis pre kombinačné a sekvenčné logiku.
Ak použijeme túto 'IF' výpis pre kombinační logiky, potom je compelsory používať 'ELSE' časť, ktorá 'IF' vyhlásenie.Ale tu dostanete priority kombinační logiky.
Ak použijeme túto 'IF' výkaz pre sekvenčné logiky potom v tom prípade, že nevyužijeme 'ELSE' časť.Potom sa vytvorí registre / flipflops / zámky.
Ak sa chcete dozvedieť viac o tom, je to prednosť štúdiu na vyššie uvedenej knihy.

2.Xilinxproject navigátor (ISE ISE 8,1 alebo 8,2) sú nástroje, ktoré možno voľne stiahnuť z webu www.xilinx.com.Tam môžete získať potrebné informácie o 'Ako stiahnuť program do FPGA?'.

 

[eva ali Bakr]

ahmad_abdulghany Napísal:

Ďakujem vám za vaše echo47 veľmi podrobnú odpoveď
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsmev" border="0" />

Ale ja mám iný malý otázku, či môžu ISE WebPack syntézu ASIC CMOS dizajn z môjho kódu VHDL?!Thank you very much ..

Ahmad,

 

[spray]

V erlier odpovedi som sa len diskutovalo o 'IF' vyhlásenie.Ale ja som mal diskutovať o tom, ktoré vyhlásenia sú synthesizable.
'Časové oneskorenie' nemožno synthesizable.Keďže sú tieto časové oneskorenia, ktoré sú závislé na hodiny vstupe používame.
Takže 'WAIT' pre niektoré výroky časové oneskorenie nie sú synthesizable.
Prídete-li do 'vyhlásenie SPRÁVA', je správou, ktorá sa zobrazí pri určitých podmienok, nastane.Neexistuje žiadny hardvér logiku pre tento typ textových správ.Takže v tomto vyhlásenie nie je synthesizable.
Musíte trénovať oveľa viac na akékoľvek syntézu nástroj vedieť viac o syntézu.