Ako sa vyrovnať s vysokým vstupným napätím LDO

[news]

Read more...

 

[godcadence]

5V 3.3v/1.8V LDO, design s 0.18um tolerancie 5V procesu. Vzhľadom k vstupné napätie 5 V, môže byť napätie medzi drain a gate tranzistora moc PMOS väčšie ako 5V, môže to spôsobiť, že tranzistor rozobrať, ako mám riešiť túto situáciu? Mohol by niekto prosím, povedzte mi? Môže oxidu MOS v procese 5V tolerancie udržať bránu kanalizácie alebo zdroj napätia 5V?

 

[paley]

Ak je VGS

 

[godcadence]

VGS môže byť 5V pri štarte, bude tranzistor prelomiť?

 

[floatice]

PMOS tranzistor si vyberiete, musí byť 5V tolerancie transistor.Thought proces 0.18um, môže tolerancia 5V tranzistor udržať bránu kanalizácie alebo zdroj napätia 5V.

 

[safwatonline]

Myslím, že pokiaľ ide o prechodnú vec, potom je to OK

 

[mark_nctu]

Je proces, má iba 1,8 desice?

 

[tsai_chin_wei]

Možno to pomôže ..

 

[paley]

zvýšenie tri externé komponenty?

 

[ericliu]

Ak je vzhľadom k napätiu napájania hrotov počas prevádzky, jediný spôsob, ako ich vybrala silné-gate PMOS (dual gate procesu).

 

[cater]

Existuje mnoho 5V 1.8v/3.3v IP, ale neviem, ako sa dizajn.

 

[okguy]

[Quote = obstarávať] Existuje mnoho 5V 1.8v/3.3v IP, ale neviem, ako sa design. [/Quote] 5V tolerantné digitálny I / O využití plávajúce nwell. Ale pre vstup LDO, neviem. Videl som tiež, že IP: LDO s 5Vinput pre procesné 1.8/3.3v.

 

[arghpok]

Bojíte sa len pre úplnosť PMOS? Mali by ste Buck tie 5V až k túžbe Vout + V drop-out. Ak nemôžete si, že nemôžem pochopiť, prečo chcete použiť 5V vstup, pretože sa nebude mať nepriaznivý vplyv na spotrebu energie aj pre čip integrity. Použitie DC / DC a / alebo zníženie vstupného napätia. Je to nejchytřejší vec.

 

[lijianheng]

0,18 um MOSFET Cann't stať 5V napätí, a Vdsat je veľký. Skúste použiť iné zariadenie.

 

[okguy]

IP existujú na predaj. Videl som jeho listu. Triky je niekde použiť PMOS s veľmi teplou nwell. Ale nikdy som nevidel žiadny dokument alebo prezentácie na tomto druhu designu ... niekto má papier na to:?

 

[leo_o2]

Max VGS a VDG s PMOS prejsť tranzistora bude 5V (napájacie napätie). Brána min napätie je 0V. Zdrojom napätia je 5V (napájacie napätie). Ak sa na prekročení, bude vypúšťací napätie 3,6 V vo vašom prípade. Tak to je určite bezpečný pre 5V zariadenia TSMC. [Size = 2] [color = # 999999] Pridané po 9 minútach: [/color] [/size] Ospravedlňujeme sa, zdá sa, žiadne 5V zariadenia pre 0.18um TSMC procesu. Avšak si myslím, že slabinou je VGS nie VDG. S dobre riadené, bude VDG pod 3,6, že nie je žiadny problém pre 3,3 zariadení. Obvykle tieto zariadenia budú mať oveľa vyššie prierazné napätie ako bezpečné napätie. Pre VGS, je to problém. Môžete použiť zdroj nasledovníka v pre-štádiu konania, ktorá svorka napätie o VGS nad zemou. Byť viac konzervatívny, môže mini-clamp, ako ESD prevedenie byť pridané k ochrane brány PMOS priesmyku tranzistora.