Ako rozlišovať medzi synchrónne a asynchrónne reset?

[Harinadhan]

hai, som navrhol systém, ktorý si reset z paralelného portu PC ........ , Ktorý je asynchrónny. Ale aj vzorky s vyššou hodiny v dizajne. Myslíte si, že u teraz to reset je synchrónny. Ako môžeme rozlíšiť syn a Asyn resetuje. Prosím, pomôžte mi ...........

 

[banjo]

Akonáhle si vzorku reset vstup s vnútornou FPGA hodiny, potom reset pulz je syncronized s hodinami. Pri použití tejto obnoví obráti v FPGA, záleží na kódovanie, či kompilátor bude používať asynchrónne alebo synchronizovať resetuje na flope. Nasledujúcu syntax dáva async resetuje v Verilog: Vždy @ (posedge vliw_clk alebo posedge mst_rst) začať if (mst_rst) ebwe_dly_1q

 

[echo47]

Príbuzné tému ... Ak váš návrh nie je bezpodmienečne vyžadujú externý reset vstup, a ak si proste chcete, aby vaše registre start-up v vopred štátoch, potom odporúčam používať vaše zariadenie zabudované funkcie (ak je k dispozícii) pre nastavovanie registrov. To je zvyčajne ľahko urobiť v moderných FPGA a CPLD: pri deklarovaní registra v HDL, stačí zadať jeho počiatočnú hodnotu. Odstránenie resetu siete môžu zjednodušiť a zrýchliť smerovanie vášho návrhu, najmä ak ste odstrániť synchrónny reset. Niektoré zariadenia, ako sú staré GAL a PLD, neposkytujú žiadne automatické prednastavenie mechanizmu. Ak máte naozaj nutné reagovať na signál reset z PC, potom nerešpektovanie vyššie uvedenej veci. Mimochodom, ak použijete asynchrónne reset pre synchrónne taktovaný logiky, potom musíte prijať preventívne opatrenia, aby sa zabránilo narušeniu reset do hodiny časovanie požiadavky prepadne.

 

[satishkumar]

HI, Niekedy KEĎ U GIVE ASY tiež to Turn To SYN JE PRAVDA