Ako používať $ nastavenia, držte $ a $ úloh Verilog šírku systému?

[aswin123]

Ako používať $ nastavenia, držte $ a $ úloh Verilog šírku systému. , V ktorom bloku môžeme použiť tieto príkazy (mám na mysli vždy blok alebo zadať blok) môže niekto vysvetliť, ma napríklad

 

[chiguoquan]

používať takto (uviesť blok sa nachádza medzi modulom a endmodule) špecifikovať specparam tIFCLK = 20,83, tSRD = 12,7, tRDH = 3,7, tSWR = 12,1, tWRH = 3,6, tSFD = 3,2, tFDH = 4,5, tSFA = 25, tFAH = 10, $ nastavenia (slrd, posedge CLK, tSRD), $ drží (slrd, posedge CLK, tRDH), $ nastavenia (slwr, posedge CLK, tSWR), $ drží (slwr, posedge CLK, tWRH), $ nastavenie (dáta , posedge CLK, tSFD), $ drží (dáta, posedge CLK, tFDH), $ nastavenia (fifo_addr, posedge CLK, tSFA), $ nastavenia (fifo_addr, posedge CLK, tFAH) endspecify

 

[calm]

každý Verilog knihy môžu vyriešiť váš problém