Ako overiť decimovania filter? (Emergency)

C

corgan

Guest
Aj dizajn delenie filtra (v Verilog) na 1-bit prevzorkovania sigma-delta ADC. Ale nemám tušenie overiť. Mohol by niekto mi ruku? Díky moc!
 
fdatool použitie v MATLAB pre návrh ur filter Quantize na požadovaný formát dát a generovanie Verilog / VHDL kódu + skúšobnej stolici. to by bolo naozaj jednoduchšie overiť. ide o Srinivas
 
fdatool sa ľahko používa, môže CIC filter a filter halfband byť realizovaný, a quantized na pevný bod resoulutons, chcú vám pomôcť!
 
[Quote = rsrinivas] fdatool použitie v MATLAB pre návrh ur filter Quantize na požadovaný formát dát a generovanie Verilog / VHDL kódu + skúšobnej stolici. to by bolo naozaj jednoduchšie overiť. ide o Srinivas [/quote] delenie filter je viacstupňové filter. Pretože som každej fáze návrhu zvlášť. Ako sa testbench na decimation filtra vznikajú v tomto prípade?
 
Nemyslím, ako MATLAB to interne. ale to môže byť niečo také. u mať teda tri etapy a každý je LPF. Takže keď u dať vstup do prvej etapy u viem, je to reakcia, ktorá môže u krmív, na druhý a tak ďalej a výsledný konečný výsledok z posledného stupňa môžu byť uvedené v poli v ur Verilog alebo VHDL kód a verified.hope Ja som jasná. Toto je ukážkový kód generovaný MATLAB (ne plný) modul filter2_tb / / Parametre Parameter clk_high = 5; parameter clk_low = 5; parameter clk_period = 10; parameter clk_hold = 2 / / Nets reg CLK, reg clk_enable, reg reset, reg podpísala [15] filter_in, drôtené podpísala [15] filter_out, číslo n, / / premennú slučky reg podpísala [15] filter_in_force [0]; reg podpísala [15] filter_out_expected [0];. / / komponentný inštancie filtr2 u_filter2 (CLK ( CLK), clk_enable (clk_enable), reset (reset), filter_in (filter_in), filter_out (filter_out )),.... prvý begin / / Konštanty filter_in_force [0]
 
Ďakujeme, že ste gusy za pomoc. Decimation filter použitie zdecimovaná 16 a decimovaná o 4 vykonávať decimovaná 64. Matlab je možné vytvoriť stimul pre každú etapu. Ale to, čo chcem vyskúšať, je výsledkom decimovaná 64. Mimochodom, ak je výstup ADC je 1bit dáta, to znamená, decimation filter má byť 1-bitový vstup? Je to sam, ak som front dát 4-bit a použitie 4-bitové vstupné decimation filter?
 
[Quote = Corgan] Mimochodom, ak je výstup ADC je 1bit dáta, to znamená, decimation filter má byť 1-bitový vstup? Je to sam, ak som front dát 4-bit a použitie 4-bitové vstupný filter delenie? [/Quote] ur filter vstup sa bude neustále hovoriť 16 bit vstupov. Čo ADC RU používate? Ako je to 1 bit výstup? Prečo používať 16-bit ADC, takže tam nebude žiadne rozhrania problém?
 
[Quote = rsrinivas] [quote = Corgan] Mimochodom, ak je výstup ADC je 1bit dáta, to znamená, decimation filter má byť 1-bitový vstup? Je to sam, ak som front dát 4-bit a použitie 4-bitové vstupný filter delenie? [/Quote] ur filter vstup sa bude neustále hovoriť 16 bit vstupov. Čo ADC RU používate? Ako je to 1 bit výstup? Prečo používať 16-bit ADC, takže tam nebude žiadne rozhrania problém? [/Quote] ADC je sigma-delta modulátora s výstupom 1bit prevzorkovanie PDM.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top