Aký je rozdiel medzi reg a bit premenné typu s ohľadom na VERA?

[shiv_emf]

Dobrý deň, aký je rozdiel medzi reg a bit premenné typu s ohľadom na VERA lanuage ... Pri Verilog úloha r tzv FRM vera testbench ..... hdl_task je deklarovaná v vera testbench ... n je v tomto prípade ... Čo Shude sa typ premennej parametre úlohy Verilog? bit alebo reg? Shiv

 

[ankit12345]

nie je žiadny rozdiel b / w n bitov reg. v vera ,..................... Druhá otázka ...... Môj nástroj nepodporuje ......... takže žiadne komentáre.